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SoC/CIAN/Projets/Projet HODISS Print page

Thème Synchronisation dans les SOCs numériques complexes : techniques de génération d'horloge

Participants : Dimitri Galayko (MdC HDR), François Anceau (Prof. émérite), Chuan Shan (Doctorant)

Participants passés : Eldar Zianbetov (Doctorant, actuellement à SpinTech), Mohammad Javidan (Post-doc)

 

 

Motivation – application

Ce thème de recherche, initié à l’équipe CIAN du LIP6, est motivé par l’évolution de circuits numériques vers des systèmes sur puces de très grande complexité (SOCs / NOCs). La génération d’une horloge globale est problématique pour de tels systèmes (coût énergétique et complexité élevés), cependant, une horloge globale est requise par le principe de communications synchrones qui restent dominant dans le monde de circuits numériques. Les méthodes traditionnelles de génération d’horloge n’étant pas efficaces sur les puces conçues en technologies largement submicroniques, une approche nouvelle a été étudiée dans le projet. L’idée est d’utiliser un réseau d’oscillateurs couplés, chacun étant placé au centre d’une zone d’horloge. Les oscillateurs locaux sont synchronisés en phase et en fréquence, en permettant ainsi une communication synchrone sur une puce numérique de grande taille.  Le réseau utilise les PLLs tout-numériques, ce qui constitue le principal point innovant du projet par rapport aux travaux antérieurs. 

Fig. 1. Architecture de principe du réseau d'oscillateurs couplés et l'architecture d'un noeud du réseau.

Intérêt pour la recherche académique

Un réseau de PLLs tout-numériques est une structure peu étudiée, et jamais utilisée pour l’application de génération d’horloge. Le projet a pour but d’étudier la synchronisation d’un réseau d’oscillateurs par une PLL tout-numérique distribuée, en effectuant une étude théorique et en développant des démonstrateurs fonctionnels sur silicium. Sur le plan théorique, il s’agit de prouver que la structure, malgré sa complexité et sa non-linéarité, peut être stable et avoir un comportement maîtrisable. Les conditions de cette stabilité, ainsi que les outils théoriques pour la conception pratique, doivent être élaborés. Des méthodes standards d’étude de systèmes multimodaux et non-linéaires ont été adaptées au problème : méthode de H-infini, techniques propres aux systèmes multi-agent (partenariat CEA-LETI, Ecole Centrale de Lyon), étude de systèmes non-linéaires temps discret auto-échantillonnés (partenariat Supélec). La conception de 2 prototypes en technologie CMOS 65nm de ST Microelectronics a nécessité un travail de modélisation du réseau à différents niveaux d’abstraction.

Conception du circuit intégré

La conception des ASICs des prototypes représente un défi scientifique et d’ingénierie à part entière, particulièrement difficile à relever dans un environnement académique. Il s’agit d’une conception hétérogène, car différents blocs sont conçus en suivant des méthodologie différentes : un flot automatisé (compilé) pour les blocs numériques, un flot semi-automatisé ou manuel pour les blocs sensibles tels qu’oscillateur contrôlé par code, comparateur de phase. Des difficultés spécifiques à la taille des circuits ont été posées par le routage, par l’alimentation à plusieurs domaines, et par la mise en place de l’infrastructure de test sur et hors puce. La validation d’un circuit contenant plus de 300 000 transistors (la modélisation à différents niveaux d’abstraction) a été faite en utilisant un mélange des techniques de modélisation comportementale, un prototypage FPGA, et l’utilisation des outils industriels tels que Eldo et Fast Spice.

 

 

Déroulement du projet

Ce projet de recherche a bénéficié de deux financements ANR : le projet HODISS (2007-2010), 578 kE aide totale, et HERODOTOS (2010-2014), aide totale 516 kE. Le volet théorique a donné lieux à des publications dans des journaux et conférences de haut rang et à un dépôt de brevet international.  Le LIP6 est porteur et coordinateur des deux projets. 

Déroulement et résultats

 En 2012, le premier prototype fonctionnel d’un réseau de PLLs de taille 4x4 a été fabriqué et testé en technologie CMOS 65 nm. Afin de prouver la possibilité de passage à l’échelle de la solution, et pour optimiser les performances du premier prototype, nous avons conçu un second circuit contenant un réseau de 10x10 nœuds d’oscillateurs synchronisés par une PLL numérique distribuée.  Les masques pour la fabrication de ce prototype sont envoyés en mars 2014. Sur le plan de valorisation, ces activité ont donné lieu à plusieurs publications dans des journaux et conférences internationaux, ainsi qu’à un séminaire au Collège de France dispensé le 14 mars 2014 par François Anceau faisant partie de l’équipe du projet.

 


Lien permanent vers le site du projet HODISS: www-soc.lip6.fr/~galayko/hodiss/   Lien permanent vers le site du projet HERODOTOS : herodotos.lip6.fr

 

 

LIP6 LIP6-SoC LIP6 CNRS UPMC