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Dossier de candidature à un stage M2

Pour candidater à un stage, vous pouvez sélectionner le sujet et envoyer un mail à l'encadrant indiqué dans le sujet qui comportera :

  • un CV (en pdf) :
    • avec NOM Prénom, date de naissance, diplômes obtenus
    • Détail des 3 dernières années d'étude
    • nom et coordonnées e-mail d'un professeur vous connaissant et que nous pouvons contacter
  • votre motivation pour effectuer le stage

La durée de ces stages ne peut excéder 6 mois.

Les candidats sont rémunérés pendant toute la durée du stage, conformément aux directives de l'UPMC.

Plusieurs de ces stages donneront lieu à des thèses.

Les sujets sont indiqués ci-dessous.

Liste des propositions de stages de l'équipe ALSOC

Verification/Analogique 1 - EquIPA
Vérification Analogique 2 - EquIPA
Analyse de la robustesse de circuits soumis à des fautes transitoires : classification du type de robustesse
Analyse de la robustesse de circuits soumis à fautes transitoires : mise en oeuvre dans la chaine de conception DIPLODOCUS/TTOOLS
Vérification compositionnelle du Protocole de Cohérence de Caches d'une Machine Multiprocesseur
Recherche d’un ordonnancement K-périodique efficace de taille minimale pour un Synchronous Data Flow Graph
Etude d'algorithmes approchés pour l'ordonnancement d'applications sur une architecture multi-core avec des dates d'échéance et de disponibilité
TSAR : Modélisation au niveau transactionnel d’une architecture de processeur many-cores
TSAR: Implantation sur FPGA d'une architecture de processeur Many-core
TSAR Définition d'un micro-réseau spécialisé pour les entrées/sorties dans une architecture de processeur many-core
TSAR : Communication inter-carte pour une réalisation du processeur sur multi-FPGA
TSAR : Introduction d'un mécanisme d'aide au debug du matériel respectant la norme JTAG dans une architecture de processeur many-cores
TSAR : Contrôle du placement des données par le système d'exploitation pour un processeur manycore possédant une mémoire 3D
DSX : Extension d'un outil de conception conjointe matériel/logiciel de systèmes multi-processeurs
Implementation and experimental evaluation of Harware/software co-designed mechanism to improve performance and power consumption of TSAR architecture
Instrumentation d’une plate-forme processeur many-cores pour analyse dynamique du protocole de cohérence mémoire
Conception profiler
Exploration de l'espace de conception multi-niveaux pour des applications de type task farm
LIP6 LIP6-SoC LIP6 CNRS UPMC