-
-
-
-
-
-
-
HomeSite map
SoC/Offres d'emplois/Stages/2011-2012/ALSOC/TSAR: Implantation sur FPGA d'une architecture de processeur Many-core Print page

Proposition de stage LIP6
Année 2012

TSAR : Implantation sur FPGA d'une architecture de processeur many-cores 

 

OBJECTIF

Ce stage s'inscrit dans le cadre du projet Européen SHARP piloté par BULL, dont les partenaires Français sont THALES, le LIP6 et le CEA/LETI. Ce projet vise la définition et l'implémentation d'une architecture de processeur many-cores utilisable dans des ordinateurs de type serveurs, c'est-à-dire une architecture matérielle supportant la mémoire virtuelle, et fournissant un mécanisme de cohérence mémoire garantie par le matériel.

L'architecture TSAR a été définie dans le cadre d'un premier projet Européen. Cette architecture NUMA (Non Uniform memory Access) supporte des systèmes d'exploitation généralistes de type UNIX (ou LINUX). Son originalité est d'utiliser un grand nombre de « petits » cœurs de processeurs RISC 32 bits, plutôt que quelques gros processeurs, pour minimiser la consommation énergétique. L'architecture doit donc être réellement scalable (pour atteindre plusieurs milliers de coeurs sur une seule puce), tout en fournissant une mémoire partagée cohérente. 

 

Une première version de l'architecture TSAR, comportant 512 cœurs a été modélisée en langage SystemC, en utilisant la plate-forme de prototypage virtuel SOCLIB et un style de modélisation « au cyle près » Différentes applications logicielles  ont pu être déployées et exécutées (en simulation) sur ce prototype virtuel, démontrant la scalabilité du protocole de cohérence DHCCP.

Un des objectifs du projet SHARP est la réalisation d'un prototype matériel, sous la forme d'un prototype FPGA comportant 128 cœurs. Un premier prototype PPGA comportant 8 processeurs répartis dans 4 clusters a permis la mise au point de certains composants critiques, tels que le coeur de processeur MIPS32, ou le  micro-réseau intégré VDSPIN. Pour d'autre composants tels que le contrôleur de cache L1, ou le contrôleur de cache mémoire, il existe une première version des modèles VHDL correspondant à la version V1 de l'architecture TSAR. ces modèles n'e supportent pas la mémoire virtuelle, et ne supportent pas l'intégralité du protocole DHCCP, et doivent donc être profondément modifiés. 

TRAVAIL PROPOSE 

Ce stage porte donc sur la réalisation, la validation et l'intégration sur FPGA ALTERA d'un second prototype intégrant également 4 clusters, mais correspondant à la version V4 de l'architecture TSAR, supportant la mémoire virtuelle, et le protocole DHCCP complet. Les deux principaux modèles VHDL à développer sont le contrôleur de cache L1, et le contrôleur de cache mémoire. La référence pour cette implémentation est le prototype virtuel en SystemC.

 

Ce stage se déroulera en plusieurs étapes

1. étude de l'architecture TSAR et du protocole DHCCP

2. prise en main du prototype virtuel SystemC

3. études des modèles VHDL existants

4. développement et validation des modèles du cache L1 et du cache mémoire

5. validation de ces modèles VHDL par cosimulation dans le prototype SystemC 

6. Synthèse des modèles VHDL et intégration sur FPGA ALTERA

 

 

 

ENCADREMENT

Ce stage sera encadré par Malek SI-Merabet (Abdelmalek.Si-Merabet@lip6.fr)   sous la responsabilité de Alain Greiner : Alain.Greiner@lip6.fr

 

LIP6 LIP6-SoC LIP6 CNRS UPMC