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ALSOC
Verification/Analogique 1 - EquIPA
Vérification Analogique 2 - EquIPA
Analyse de la robustesse de circuits soumis à des fautes transitoires : classification du type de robustesse
Analyse de la robustesse de circuits soumis à fautes transitoires : mise en oeuvre dans la chaine de conception DIPLODOCUS/TTOOLS
Vérification compositionnelle du Protocole de Cohérence de Caches d'une Machine Multiprocesseur
Recherche d’un ordonnancement K-périodique efficace de taille minimale pour un Synchronous Data Flow Graph
Etude d'algorithmes approchés pour l'ordonnancement d'applications sur une architecture multi-core avec des dates d'échéance et de disponibilité
TSAR : Modélisation au niveau transactionnel d’une architecture de processeur many-cores
TSAR: Implantation sur FPGA d'une architecture de processeur Many-core
TSAR Définition d'un micro-réseau spécialisé pour les entrées/sorties dans une architecture de processeur many-core
TSAR : Communication inter-carte pour une réalisation du processeur sur multi-FPGA
TSAR : Introduction d'un mécanisme d'aide au debug du matériel respectant la norme JTAG dans une architecture de processeur many-cores
TSAR : Contrôle du placement des données par le système d'exploitation pour un processeur manycore possédant une mémoire 3D
DSX : Extension d'un outil de conception conjointe matériel/logiciel de systèmes multi-processeurs
Implementation and experimental evaluation of Harware/software co-designed mechanism to improve performance and power consumption of TSAR architecture
Instrumentation d’une plate-forme processeur many-cores pour analyse dynamique du protocole de cohérence mémoire
Conception profiler
Exploration de l'espace de conception multi-niveaux pour des applications de type task farm
CIAN
Partage de ressources dans le flot de conception mASIC
Crypto hachage
Crypto ECC
Vérification/Analogique 1 - EquIPA
Vérification/Analogique 2 - EquIPA
Utilisation d'une méthode de conception de circuits VLSI spécifiés par des algorithmes, pour la conception d'un circuit de traitement du signal
Conception et automatisation des circuits de référence de tension pour les applications très basse consommation
Architecture Vernier de convertisseur temps-code (TDC) pour génération distribuée d'horloge dans MPSOCs synchrones
Conception de générateur d'horloge ultra basse consommation pour le conditionnement de récupérateur d'énergie vibratoire à base d'un résonateur MEMS
Mécanismes LL/SC scalable
SYEL
Conception d’un décodeur audio dédiée au traitement de N flux simultanées
Architecture temps réels pour la Fusion Symbolique de données polysomnographiques
Système embarqué pour l’informatique affective: du capteur à l’architecture
2010-2011
Synthèse Analogique (CAO & Circuits, CIAN)
Cryptographie (CIAN)
Authentification (CIAN)
Robustesse (ALSOC)
PLA (VLSI, CIAN)
Robustesse et parallélisation d'un problème SAT
Performance evaluation of ALMOS operating system on TSAR many-cores cc-NUMA architecture
2009-2010
CIAN 1 (Cryptographie)
CIAN 2 (CAO & Circuits)
CIAN 3 (CAO & Circuits)
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CIAN 5 (Circuits, FPGA)
CIAN 6 (Circuits)
CIAN 7 (Circuits)
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