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Le
projet HODISS adresse la problématique de synchronisation globale
des systèmes complexes sur puce (SOC) (ex., multiprocesseur
monolithique…). Compte tenu des caractéristiques des technologies VLSI
modernes, les concepteurs s’orientent vers les circuits constitués de
multiples zones isochrones se comportant chacune comme un circuit
synchrone classique. Avec l'évolution des technologies VLSI modernes, il devient de plus en plus difficile d’assurer un synchronisme global. Parmi les principales causes de ces difficultés on note les incertitudes de fabrication (technologiques), l’accroissement des temps de propagation, l’augmentation de la fréquence d’horloge et l’accroissement de la complexité des circuits. Ainsi, les techniques traditionnelles de distribution d’horloge (arbre, grille…) cessent d’être adéquates dans ce contexte. Une solution de plus en plus en vogue consiste à faire communiques des blocs d’une manière asynchrone (approche GALS, Globally Asynchronous, Locally Synchrous). Toutefois, cette approche présente des risques de disfonctionnement (métastabilité, aléas…) qui peuvent nuire à la fiabilité du circuit. De plus, cette approche nécessite la mise en oeuvre de méthodes et d'outils de conception très différents de ceux qui existent déjà pour les circuits synchrones. Pour contourner ces difficultés, les concepteurs qui souhaitent suivre le paradigme du globalement synchrone s’intéressent aux techniques d’horlogerie en rupture avec les approches traditionnelles (oscillateurs distribués, ondes stationnaires, oscillateurs couplés, délais programmables…). Le projet HODISS se situe dans cet axe de recherche que nous appellerons GSLS (pour Globally Synchronized, Locally Synchronous). L’objectif du projet consiste à étudier et à élaborer un système synchrone d’horlogerie pour circuit de grande fiabilité. Cette horlogerie distribuée est basée sur un réseau d’oscillateurs couplés en phase. Dans chaque zone isochrone un oscillateur génère une horloge locale. Pour synchroniser les oscillateurs, chacun d'eux est muni d’une PLL (Phase Locked Loop) qui assure un couplage en phase avec les oscillateurs des zones isochrones voisines. Ce projet a pour ambition un choix de l’architecture, une élaboration de son modèle mathématique, une analyse qualitative et quantitative de son comportement, une analyse de condition de stabilité du fonctionnement synchrone et une conception du schéma électrique (netlist) du circuit prototype dans une technologie CMOS avancée. Trois partenaires dont les compétences sont complémentaires participent au projet : le département System On Chip (SOC) du LIP6, le département Signaux et Systèmes de l’Electronique (SSE) de Supélec et le CEA-LETI. Le département SOC du LIP6 contribue par son expertise dans la conception de systèmes numériques complexes et de circuits électroniques mixtes analogiques-numériques. Le département SSE de Supélec apporte une expertise dans la théorie et la modélisation de systèmes électroniques non-linéaires, analogiques et mixtes. Enfin le CEA-LETI interviendra dans le dimensionnement au niveau système de la « brique de base » PLL, i.e., un nœud du réseau, en utilisant des approches de l’automatique. Par ailleurs, le LETI ayant une très forte expertise dans les systèmes GSLS doit également établir les spécifications fonctionnelles de l’horlogerie. |
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