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Conception des primitives RESISTANCES pour le dessin des masques analogiques

Date: 2018-2019

Contexte de l'étude

L'évolution des procédés technologiques d'intégration sur silicium est conçue pour rendre le traitement numérique de plus en plus rapide tout en coûtant moins en surface et en consommation d'énergie. La diminution des dimensions est effectuée au détriment de la précision des blocs analogiques. Une stratégie courante consiste à bénéficier des performances offertes par les circuits numériques pour relâcher les spécifications des blocs analogiques et gagner ainsi globalement en surface et consommation. Les concepteurs de circuits analogiques doivent donc réaliser des circuits en fait mixtes analogiques-numériques (AMS).

Lors d'une thèse récente au LIP6 [R1], nous avons proposé un flot de conception mixte permettant d'unifier la phase de conception du dessin des masques entre les parties numériques et analogiques. Le flot de conception se divise entre trois parties majeures : une phase de placement, une phase de routage global et une phase de routage détaillé. Dans la phase de placement, le concepteur est amené à décrire un placement relatif de son circuit sous la forme d'un Slicing Tree [R2], [R3], [R4], [R5] qui nous permet de générer un ensemble de placements valides respectant les contraintes décrites par le concepteur. Le choix du placement est réalisé de manière interactive à travers une interface graphique permettant de visualiser ce choix (voir Figure 1 ci-dessous).

Pareto Front

Front de Pareto illustrant les différents placements valides.

Par la suite, une phase de routage global détermine de manière grossière les chemins les plus courts permettant de joindre les connecteurs de chaque net. Ces chemins prennent en compte diverses contraintes du circuit telles que des obstacles ou des contraintes de symétrie. Une phase de routage détaillé vient ensuite compléter la construction et la résolution des problèmes de superposition des fils de routage.

Ce flot repose sur l'existence d'une bibliothèque de primitives (transistor, capacité et résistance). Il a déjà été utilisé avec succès dans des cas où les circuits ne sont constitués que de primitives actives (les transistors MOS, voir Figure 2 ci-dessous).

Configurable transconductance

Transconductance configurable placée et routée.

Objectifs du stage

Nous souhaitons étendre la bibliothèque de primitives analogiques dont nous disposons en l'étendant aux primitives passives : les capacitésrésistances, qui sont des constituants importants des circuits analogiques.

Le travail à réaliser consiste à sélectionner des primitives pour un ensemble de technologies cibles et à développer le programme permettant de générer de dessin des masques, en s'inspirant de ce qui a été réalisé pour le transistor et une première version de capacités.

Les primitives développées seront intégrées à l'environnement Coriolis développé au LIP6 et distribué sous licence FOSS.

Le flot ainsi enrichi sera mis en oeuvre sur des circuits analogiques et mixtes analogiques-numériques (amplificateur Miller, filtres, convertisseurs analogique-numérique).

Tâches à réaliser

Les tâches à réaliser durant ce stage sont les suivantes :

  • état de l'art des primitives actives et passives des circuits intégrés analogiques,
  • sélection des procédés cibles,
  • sélection de la liste des primitives à traiter selon ces procédés,
  • prise en main de l'environnement Coriolis développé au LIP6,
  • étude de la structure de données de Coriolis pour le transistor,
  • étude des contraintes de déformation pour le placement et le routage à l'intérieur d'une primitive,
  • développement de l'algorithme de dessin des masques pour chaque primitive,
  • intégration dans Coriolis ,
  • mise en oeuvre sur des exemples de circuits analogiques et mixtes.

Compétences requises

Compétences requises :

  • intérêt pour la conception analogique,
  • intégrêt pour la conception assistée par ordinateur,
  • intérêt pour les algorithmes de placement de circuits intégrés
  • intérêt pour les algorithmes de routage de circuits intégrés
  • programmation en langages C++ et Python

Encadrement LIP6

Ce stage sera financé par le Lip6 au tarif déterminé par Sorbonne Université. Le stage se déroulera dans les locaux du Lip6. Il sera encadré par :

Marie-Minerve Louerat et Jean-Paul Chaput

Bibliographie

[R1]Eric Lao Placement et routage de circuits mixtes analogiques-numériques CMOS Thèse, Sorbonne Université, Septembre 2018
[R2]F.Y. Young, and D.F. Wong. Slicing floorplans with pre-placed modules. In 1998 IEEE/ACM International Conference on Computer-Aided Design (ICCAD) 1998. Digest of Technical Papers, pages 252–258, 1998.
[R3]Fung Yu Young, D F Wong, and Hannah Honghua Yang. Slicingfloorplanswithrange constraint. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 19(2):272–278, 2000.
[R4]Mark Po-Hung Lin, Bo-Hao Chiang, Jen-Chieh Chang, Yu-Chang Wu, Rong-Guey Chang, and Shuenn-Yuh Lee. Augmenting slicing trees for analog placement. In International Conference on Synthesis, Modeling, Analysis and Simulation Methods and Applications to Circuit Design (SMACD), 2012, pages 57–60. IEEE, 2012.
[R5]Po-Hsun Wu, Mark Po-Hung Lin, Tung-Chieh Chen, Ching-Feng Yeh, Tsung-Yi Ho, and Bin-Da Liu. Exploring feasibilities of symmetry islands and monotonic current paths in slicing trees for analog placement. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 33(6) :879–892, Jun 2014.