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Modélisation et évaluation d’une architecture many-cœurs basée sur un réseau sur puce RF

2017/2018

Contexte

La multiplication du nombre de cœurs de calcul présents sur une même puce va de pair avec une augmentation des besoins en communication. De plus, la variété des applications s’exécutant sur la puce provoque une hétérogénéité spatiale et temporelle des communications.

Les réseaux sur puce (NoC) [1] traditionnellement utilisés dans ce type de puce reposent sur l’utilisation des technologies filaires classiques et mettent en œuvre des communications par paquets allant, routeur après routeur, de la source vers la destination. Si cette solution est intéressante en termes de bande passante, elle passe moins à l’échelle en termes de latence. Plus récemment, d’autres solutions utilisant de nouvelles technologies comme la 3D [2], l’optique [3] ou la Radio Fréquence (RF) [4] ont été explorées pour apporter une amélioration de la bande passante et/ou de la latence.

Dans ce contexte, le projet ANR WiNoCoD [5], [6] (Wired RF Network on Chip reconfigurable on Demand) propose un NoC RF avec allocation dynamique à la demande des ressources de communication, ce pour prendre également en compte le caractère hétérogène des échanges de données entre cœurs.

Objectif du stage

Winocod architecture

L’architecture WiNoCoD (Fig.1) repose sur un principe hiérarchique où des grappes de processeurs (où les communications en interne se font à l’aide d’une grille 2D filaire classique) peuvent communiquer entre elles via un guide d’ondes RF, dont les bandes de fréquence sont allouables dynamiquement. Un modèle SystemC de cette architecture a été développé et a permis d’obtenir une première évaluation des performances du système.

L’objectif de ce stage est d’étudier d’autres configurations architecturales, notamment celle d’une grille 2D couvrant l’ensemble des cœurs de l’architecture et sur laquelle serait superposé le guide d’ondes RF, et d’évaluer leurs performances par rapport à la configuration actuelle de WiNoCoD ainsi que d’autres architectures.

Liste des tâches

  • Etude et compréhension de l’architecture WiNoCoD
  • Prise en main du modèle SystemC de l’architecture
  • Implémentation des nouvelles configurations de l’architecture
  • Stratégie d’allocation des ressources de communication (RF/filaire) - Simulation et évaluation des performances

Profil

Etudiant en deuxième année de Master ou en dernière année d’École d’Ingénieur en Informatique ou Électronique, les compétences suivantes seront appréciées :

  • Architecture des ordinateurs
  • Modélisation en SystemC
  • Langages C++ et Python

Encadrement

Le stage de six mois (février à juillet) sera remunéré à 554.40€/mois et localisé dans l'équipe SYEL au département SoC du LIP6 à l'Univesité Pierre et Marie Curie. Il sera encadré par :

Références

[1]R. Marculescu, U.Y. Ogras, L.S. Peh, N.E. Jerger, and Y. Hoskote. Outstanding research problems in noc design : system, microarchitecture, and circuit perspectives. ComputerAided Design of Integrated Circuits and Systems, IEEE Transactions on, 28(1) :3–21, 2009.
[2]F. Li, C. Nicopoulos, T. Richardson, Y. Xie, V. Narayanan, & M. Kandemir. Design and management of 3d chip multiprocessors using network-in-memory. ACM SIGARCH Computer Architecture News, 34(2) :130–141, 2006.
[3]G. Kurian, J.E. Miller, J. Psota, J. Eastep, J. Liu, J. Michel, L.C. Kimerling, and A. Agarwal. Atac : A 1000-core cache-coherent processor with on-chip optical network. In Proceedings of the 19th international conference on Parallel architectures and compilation techniques, pages 477–488. ACM, 2010.
[4]M.C.F. Chang, J. Cong, A. Kaplan, M. Naik, G. Reinman, E. Socher, & S.W. Tam. Cmp network-on-chip overlaid with multi-band rf-interconnect. In High Performance Computer Architecture, HPCA 2008. IEEE 14th International Symposium on, pp. 191–202.
[5]A. Brière, J. Denoulet, A. Pinna, B. Granado, F. Pêcheux, P. Garda, M. Ariaudo, F. Drillet, C. Duperrier, M. Hamieh, et al. WiNoCoD : Un réseau d’interconnexion hiérarchique RF pour les MPSoC. In ComPAS’2014 : Conférence d’informatique en Parallélisme, Architecture et Système, pages track–architecture, 2014.
[6]A. Brière, J. Denoulet, A. Pinna, B. Granado, F. Pêcheux, E. Unlu, Y. Louët, and C. Moy. A Dynamically Reconfigurable RF NoC for Many-Core. In Proceedings of the 25th edition on Great Lakes Symposium on VLSI, pages 139–144. ACM, 2015.