Changes between Version 16 and Version 17 of MethoCourseTp2

Timestamp:

Apr 8, 2007, 12:14:02 AM (17 years ago)

Author:

alain

Comment:

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MethoCourseTp2

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 }}}
 
-= C) Modélisation comportementale des blocs et simulation =
-
-Pour chacun des trois blocs, il faut maintenant écrire un modèle VHDL comportemental. 
-Vous devez donc écrire les trois : ''adder.vbe'', ''mux.vbe'', et ''accu.vbe''.
-
-Vous pouvez évidemment vous inspirer du style d'écriture VHDL utilisé dans le fichier ''addaccu.vbe'' pour écrire ces trois fichiers.
+= C) Simulation =
 
 Le simulateur '''asimut''', comme tous les simulateurs VHDL est capable de simuler aussi bien une description 
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 a condition que les modèles comportementaux des blocs instanciés soient disponibles. 
 
+Il faut donc créer dans le répertoire ''tp2'' les trois fichiers  ''adder.vbe'', ''mux.vbe'', et ''accu.vbe''.
+Vous pouvez pour cela importer les modèles fournis ci-dessus par un simple copier/coller.
+
 Dans le cas d'une description structurelle, certains blocs instanciés peuvent être eux-mêmes décrits de façon structurelle.
-On parle alors de description hiérarchique "multi-niveaux", et le nombre de niveaux peut être quelconque. Il faut donc  indiquer  
-au simulateur quels sont les blocs "terminaux", pour lesquels il existe une description comportementale. 
+On parle alors de description hiérarchique "multi-niveaux", et le nombre de niveaux peut être quelconque. Il faut donc  indiquer  au simulateur quels sont les blocs "terminaux", pour lesquels il existe une description comportementale. 
 Le simulateur '''asimut''' trouve cette information dans le fichier ''CATAL''.
 Ce fichier est un fichier texte contenant les noms des blocs terminaux (un composant par ligne), suivi de la lettre C :