Changes between Version 17 and Version 18 of MethoCourseTp2

Timestamp:

Apr 8, 2007, 12:20:36 AM (17 years ago)

Author:

alain

Comment:

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MethoCourseTp2

@@ -19 +19 @@
 
 Un deuxième objectif de ce TP2 est d'introduire le langage de description de stimuli '''genpat'''.
+
+Commencez par créer un répertoire de travail ''tp2'' pour archiver les fichiers de ce TP.
 
 = A) Génération procédurale des stimuli =
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 On va maintenant décrire le composant ''addaccu'' comme l'instanciation de trois blocs fonctionnels : le bloc '''mux''', le bloc ''' adder''', et le bloc '''accu''', dont les interfaces et les comportements sont prédéfinis.
+
+[[Image(schema_addaccu.png, nolink)]]
+
  * Le bloc [wiki:AdderVbe adder] est un additionneur 4 bits, avec report entrant et report sotant.
  * Le bloc [wiki:MuxVbe mux] est un multiplexeur 4 bits qui sélectionne un mot parmi 2.
  * Le bloc [wiki:AccuVbe accu] est un registre 4 bits à échantillonnage sur front montant de CK.
 
-[[Image(schema_addaccu.png, nolink)]]
+Vous pouvez consulter le modèle comportemental data-flow de chacun de ces blocs en cliquant 
+sur le nom du bloc.
 
-Puisqu'il s'agit d'une description structurelle, le fichier VHDL comportera l'extension ''.vst'' (Vhdl STructurel)
+Vous devez maintenant écrire en VHDL la description structurelle du composant ''addaccu''.  
+Le fichier VHDL comportera l'extension ''.vst'' (Vhdl STructurel)
 
 Bien que le langage VHDL permette en principe de décrire un composant matériel en "mélangeant" 
-dans une même description des assignations concurrentes et des instanciations, la chaîne de CAO ''ALLIANCE'' n'utilise pas cette possibilité, et respecte strictement la règle suivante :
+dans une même description des assignations concurrentes et des instanciations, le simulateur
+'''asimut''' impose la règle suivante: 
  * Une description comportementale data-flow (de type .vbe) ne contient que des assignations concurrentes.
  * Une description structurelleIle (de type .vst) ne contient que des instanciations d'autres composants.
 
-Pour écrire le fichier ''addaccu.vst'', Vous avez intérêt à consulter le man du format .vst :
+La construction VHDL qui permet d'instancier un composant dans un autre est la construction "PORT MAP", 
+mais pour plus de précisions, vous avez intérêt à consulter le man du format .vst :
 {{{
 >man vst
 }}}
 
-= C) Simulation =
+= C) Simulation  =
 
 Le simulateur '''asimut''', comme tous les simulateurs VHDL est capable de simuler aussi bien une description 
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 a condition que les modèles comportementaux des blocs instanciés soient disponibles. 
 
-Il faut donc créer dans le répertoire ''tp2'' les trois fichiers  ''adder.vbe'', ''mux.vbe'', et ''accu.vbe''.
-Vous pouvez pour cela importer les modèles fournis ci-dessus par un simple copier/coller.
+Vous devez donc créer dans le répertoire ''tp2'' les trois fichiers ''adder.vbe'', ''mux.vbe'', et ''accu.vbe''.
+Vous pouvez pour cela importer les modèles fournis ci-dessus par simple copier/coller.
 
 Dans le cas d'une description structurelle, certains blocs instanciés peuvent être eux-mêmes décrits de façon structurelle.
-On parle alors de description hiérarchique "multi-niveaux", et le nombre de niveaux peut être quelconque. Il faut donc  indiquer  au simulateur quels sont les blocs "terminaux", pour lesquels il existe une description comportementale. 
+On parle alors de description hiérarchique "multi-niveaux", et le nombre de niveaux peut être quelconque. Il faut donc  indiquer  
+au simulateur quels sont les blocs "terminaux", pour lesquels il existe une description comportementale. 
 Le simulateur '''asimut''' trouve cette information dans le fichier ''CATAL''.
 Ce fichier est un fichier texte contenant les noms des blocs terminaux (un composant par ligne), suivi de la lettre C :