84 | | Il faut donc utiliser la construction VHDL qui permet d'instancier un bloc. |
| 81 | Bien que le langage VHDL permette en principe de décrire un composant matériel en "mélangeant" dans une même description des assignations concurrentes et des instanciations, nous n'utiliserons pas cette possibilité : |
| 82 | * Une description comportementale data-flow (de type .vbe) ne contient que des assignations |
| 83 | concurrentes. |
| 84 | * Une description structurelleIle (de type .vst) ne contient que des instanciations d'autres composants. |
| 85 | |
| 86 | La construction VHDL qui permet d'instancier un composant dans un autre est la construction "PORT MAP". |
| 87 | Pour écrire le fichier ''addaccu.vst'', Vous avez intérêt à consulter le man du format .vst : |
| 88 | {{{ |
| 89 | >man vst |
| 90 | }}} |
92 | | = D) Simulation logique = |
| 98 | = D) Simulation = |
| 99 | |
| 100 | Le simulateur '''asimut''', comme tous les simulateurs VHDL est capable de simuler aussi bien une description |
| 101 | comportementale (telle que le fichier ''addaccu.vbe'') qu'une description structurelle (telle que le fichier ''addacu.vst''). |
| 102 | |
| 103 | Dans le cas d'une decription structurelle, il faut disposer des modèles comportementaux des |
| 104 | blocs instanciés. Mais comme nous le verrons dans le TP3, certains blocs instanciés (par exemple le bloc '''adder''') peuvent être eux-mêmes décrits de façon structurelle, et le nombre de niveaux de décomposition peut être quelconque. Il faut donc indiquer au simulateur quels sont les blocs "terminaux", pour lesquels il peut et doit utiliser une description comportementale. |
| 105 | |
| 106 | Le simulateur '''asimut''' trouve cette information dans le fichier ''CATAL''. |
| 107 | Ce fichier est un fichier texte contenant les noms des blocs pour lesquels le simulateur doit utiliser |
| 108 | le modèle comportemental data-flow. |
| 109 | (de type .vbe)qui Mais il faut pour cela indiquer au simulateur |