Changes between Version 17 and Version 18 of MethoCourseTp3

Timestamp:

Apr 8, 2007, 4:19:05 PM (17 years ago)

Author:

alain

Comment:

--

MethoCourseTp3

@@ -7 +7 @@
 = Objectifs =
 
-Le principal objectif de ce TP est d'utiliser le langage VHDL pour écrire une description
-structurelle hiérarchique multi-niveaux du composant ''addaccu'', en utilisant une bibliothèque de cellules
-précaractérisées.
+Le principal objectif de ce TP est d'utiliser le langage VHDL pour définir et simuler un schéma
+complet du composant ''addaccu'', en utilisant une bibliothèque de cellules pré-caractérisées.
 
 Pour cela, nous allons décrire les trois blocs '''adder4''', '''mux4''' et '''accu4''',
@@ -17 +16 @@
 Une cellule pré-caractérisée (en anglais "standard cell") est une fonction élémentaire pour laquelle on dispose
 des différentes "vues" permettant son utilisation par des outils CAO:
- * vue ''physique'' : dessin des masques
- * vue ''logique'' : schéma en transistors
- * vue ''comportementale'' : description VHDL 
+ * vue ''physique'' : dessin des masques, permettant d'automatiser le placement et le routage.
+ * vue ''logique'' : schéma en transistors permettant la caractérisation électrique.
+ * vue ''comportementale'' : description VHDL permettant la simulation logique. 
 
 On dit que ces cellules sont pré-caractérisées, car on connait leurs caractéristiques physiques:
@@ -52 +51 @@
 plus la surface de silicium occupée est importante.
 
-Vous pouvez visualiser le dessin des masques de deux inverseurs de la la bibliothèque SXLIB,
+Vous pouvez par exemple visualiser le dessin des masques de deux inverseurs de la la bibliothèque SXLIB,
 en utilisant l'éditeur graphique de la chaîne alliance :
 {{{
@@ -66 +65 @@
 == B1) schéma du bloc adder4 ==
 
+On cherche à définir le schéma du bloc '''adder4'''.
 Un additionneur 4 bits peut être réalisé en interconnectant 4 additionneurs 1 bit suivant le schéma ci-dessous: