Changes between Version 19 and Version 20 of MethoCourseTp3
- Timestamp:
- Apr 8, 2007, 5:49:02 PM (17 years ago)
Legend:
- Unmodified
- Added
- Removed
- Modified
-
MethoCourseTp3
v19 v20 100 100 }}} 101 101 102 Il faut donc écrire explicitement, en langage VHDL structurel, les deux fichiers ''adder4.vst'', et ''full_adder''.vst,102 Ecrivez, en langage VHDL structurel, les deux fichiers ''adder4.vst'', et ''full_adder''.vst, 103 103 correspondant aux deux schémas ci-dessus. 104 104 … … 118 118 }}} 119 119 120 Il faut donc écrire explicitement, en langage VHDL structurel, le fichier accu.vst,120 Ecrivez, en langage VHDL structurel, le fichier accu.vst, 121 121 correspondant à ce schéma. 122 122 … … 135 135 }}} 136 136 137 Il faut donc écrire explicitement, en langage VHDL structurel, le fichier accu.vst,137 Ecivez, en langage VHDL structurel, le fichier accu.vst, 138 138 correspondant à ce schéma. 139 139 … … 142 142 On peut maintenant valider fonctionnellement ce schéma 143 143 en applicant sur cette description structurelle hiérarchique multi-niveaux les mêmes 144 stimuli que ceux qui on été définis dans le TP2 (fichier new_stimuli.pat).144 stimuli que ceux qui on été définis dans le TP2 (fichier stimuli.pat). 145 145 On utilise pour cela le simulateur '''asimut''' en mode zero-delay, puisque la validation 146 146 fonctionnelle ne s'intéresse pas aux temps de propagation. … … 151 151 Il faut relancer la simulation à chaque étape, en vérifiant qu'on conserve le même comportement. 152 152 {{{ 153 >asimut -zd addaccu new_stimuli new_result_zd153 >asimut -zd addaccu stimuli result 154 154 }}} 155 155 156 156 On passera par les étapes suivantes: 157 * validation du bloc '''mux ''' : on supprime le nom du composant '''mux''' du fichier CATAL.158 * validation du bloc '''accu ''' : on supprime le nom du composant '''accu''' du fichier CATAL.159 * validation du bloc '''adder ''' : on supprime le nom du composant '''adder''' du fichier CATAL.157 * validation du bloc '''mux4''' : on supprime le nom du composant '''mux4''' du fichier CATAL. 158 * validation du bloc '''accu4''' : on supprime le nom du composant '''accu4''' du fichier CATAL. 159 * validation du bloc '''adder4''' : on supprime le nom du composant '''adder4''' du fichier CATAL. 160 160 161 161 Lorsque le fichier CATAL est vide, cela signifie que le circuit est simulé comme un schéma … … 165 165 166 166 Le modèle VHDL comportemental des cellules de la bibliothèque SXLIB contient des 167 informations temporelles. Vous pouvez par exemple visualiser le modèle VHDL de 168 la cellule na2_x1 [wiki:ModeleVbeNand2 en cliquant ici] 169 167 informations temporelles. 170 168 On peut donc lancer une simulation logico-temporelle prenant en compte les temps 171 169 de propagation dans les cellules de la bibliothèque. 170 Comme dans le TP1, vous pouvez modifier le fichier de stimuli pour observer les signaux internes. 172 171 {{{ 173 172 >asimut addaccu new_stimuli new_result … … 175 174 176 175 = Compte-Rendu = 177 Il vous est demandé un rapport d'une page, au format .pdf. Vous joindrez les fichiers ''adder.vst'' et ''half_adder.vst'' en annexe .176 Il vous est demandé un rapport d'une page, au format .pdf. Vous joindrez les fichiers ''adder.vst'' et ''half_adder.vst'' en annexe, ainsi que le chronogramme résultat de la simulation logico-temporelle.
