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Architecture Logicielle et Matérielle des Ordinateurs (ALMO) - LU3IN004 - 2019

Site annuel du module ALMO sur le site de la licence

Planning

Cours
lundi 8h45-10h30 Salles notées ci-dessous Franck Wajsbürt
TD - TP
G1 lundi 10h45-15h45 à définir à définir à définir
G2 lundi 16h00-19h45 à définir à définir à définir
G3 mercredi 14h00-17h45 à définir à définir à définir
G4 vendredi 14h00-17h45 à définir à définir à définir

Programme

Configuration de votre compte pour les TP (à lire impérativement)

sem Cours TD/TP Interro
37 C0 Vue d'ensemble du module
38 C1 Assembleur MIPS TD1
TP1
Assembleur MIPS32 / Instructions de base
Simulateur MARS
39 C2 Utilisation de la pile & appels de fonctions TD2
TP2
Utilisation de la pile / appels de fonctions
Fonctions imbriquées et récursives
40 C3 Chaine de compilation / intro GIET TD3
TP3
Assembleur : programme de tri
Génération de code avec GCC : exécution avec MARS
41 C4 Bus système et périphériques / GIET TD4
TP4
Bus système et périphériques
Exécution de code sur architecture mono-processeur
Assemb
42 C5 Hiérarchie mémoire et techniques de cache TD5
TP5
Principe des mémoires caches
Effets de cache
43 C6 Caches (suite) Interrupts, exceptions, trappes TD6
TP6
Influence des caches sur les performances
Mémoires cache : mesure de performance
44 Vacances
45 C7 Accès aux périphériques : ICU, TTY, TIMER TD7
TP7
Analyse GIET
Communications par interruptions
Cache
46 Partiel corrigé
47 C8 Périphériques DMA : contrôleurs disque et réseau TD8
TP8
Périphériques
contrôleurs IOC, DMA et FB
48 C9 Multiplexage temporel & Commutation de tâches TD9
TP9
Commutation de tâches
Commutation de tâches
Giet
49 C10 Programmation parallèle multi-tâches TD10
TP10
Partage du bus systématiquement
Architecture multi-processeur
50 C11 Principe Mémoire Virtuelle et MMU/TLB TD11
TP1
mémoire virtuelle paginée
Rattrapage
Switch
51 Révisions guidées
52 Vacances
1 Vacances
2 1ère Session

Documents

Annales d'examen