| 6 | | * [[Seance1| Séance 1 : TD – Rappels sur l'architecture du Mips]] |
| 7 | | * [[Seance2| Séance 2 : TME – VHDL – Environnement de simulation]] |
| 8 | | * [[Seance3| Séance 3 : TD – Pipeline MIPS]] |
| 9 | | * [[Seance4| Séance 4 : TD – Pipeline, Superpipeline, Optimisation de codes]] |
| 10 | | * [[Seance5| Séance 5 : TD – Superscalaire, Optimisation de codes]] |
| 11 | | * [[Seance6| Séance 6 : TD – Cache – Hiérarchie des mémoires]] |
| | 6 | * [[Seance1| Énoncé 1 : TD – Rappels sur l'architecture du Mips]] |
| | 7 | * [[Seance2| Énoncé 2 : TME – VHDL – Environnement de simulation]] |
| | 8 | * [[Seance3| Énoncé 3 : TD – Pipeline MIPS]] |
| | 9 | * [[Seance4| Énoncé 4 : TD – Pipeline, Superpipeline, Optimisation de codes]] |
| | 10 | * [[Seance5| Énoncé 5 : TD – Superscalaire, Optimisation de codes]] |
| | 11 | * [[Seance6| Énoncé 6 : TD – Cache – Hiérarchie des mémoires]] |
