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Feb 16, 2010, 5:05:10 PM (14 years ago)
Author:
alain
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    v8 v9  
    55 * [wiki:MultiCourseTME3 TP3 Architecture interne du contrôleur de caches L1]
    66 * [wiki:MultiCourseTME4 TP4 Caractérisation et dimensionnement des caches]
    7  * [wiki:MultiCourseTME5 TP5 Interruptions & communication avec les périphériques]
    8  * [wiki:MultiCourseTME6 TP6 Contrôleur DMA]
    9  * [wiki:MultiCourseTME7 TP7 Partage de périphériques / Prise de verrous]
    10  * [wiki:MultiCourseTME8 TP8 Synchronisation et cohérence mémoire]
    11  * [wiki:MultiCourseTME9 TP9 Mémoire virtuelle et MMU]
    12  * [wiki:MultiCourseTME10 TP10 Partage du bus dans les architectures multi-processeurs]
     7 * [wiki:MultiCourseTME10 TP5 Partage du bus dans les architectures multi-processeurs]
     8 * [wiki:MultiCourseTME5 TP6 Interruptions & communication avec les périphériques]
     9 * [wiki:MultiCourseTME6 TP7 Contrôleur DMA]
     10 * [wiki:MultiCourseTME7 TP8 Partage de périphériques / Prise de verrous]
     11 * [wiki:MultiCourseTME8 TP9 Synchronisation et cohérence mémoire]
     12 * [wiki:MultiCourseTME9 TP10 Mémoire virtuelle et MMU]
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