= MOCCA

**Alliance** : Pirouz Bazargan (responsable), Franck Wajsbürt, Jean-Paul Chaput[[BR]]
**Cadence** : Matthieu Tuna, Abdelrahman Abdelazim 

== Séances

Vous devez faire un compte-rendu pour les TPs que vous déposerez sur [https://moodle-sciences-23.sorbonne-universite.fr/course/view.php?id=2261 Moodle].
- Introduction et dessin de cellule [htdocs:MOCCA_1_dessincellule-4p.pdf  cours] / [wiki:MOCCA-TP1-2022 TME]
- Flot de conception Alliance sur un micro circuit [htdocs:MOCCA_2_flotAlliance-4p.pdf  cours] / [wiki:MOCCA-TP2-2023 TME]
- Modélisation de l'algorithme CORDIC  [htdocs:MOCCA_3_cordic_2023.pdf  cours] et [wiki:MOCCA-TP3-2023 TME]
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- Synthèse avec Alliance [htdocs:MOCCA_2_Alliance_Synthese_2021.pdf cours] et [wiki:MOCCA-TP2-2022 TME] 

{{{#!protected

* Séance 3 : Cellules précaractérisées avec Alliance [htdocs:MOCCA_1_dessincellule_2021.pdf  cours] et [wiki:MOCCA-TP1-2021 TME]
* Séance 4 : Synthèse avec Alliance [htdocs:MOCCA_2_Alliance_Synthese_2021.pdf cours] et [wiki:MOCCA-TP2-2021 TME] 
* Séances  Modélisation de l'algorithme CORDIC  [htdocs:MOCCA_3_cordic_2021.pdf  cours] et [wiki:MOCCA-TP3-2021 TME]
}}}

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* Séance 7 : Placement et routage [htdocs:MOCCA_Stratus_Place_Route.pdf cours]
* Séances 8 à 14 : Chaîne de CAO Cadence
}}}

}}}

== Organisation

* Les compte-rendu doivent être (si possible) au format [wiki:Markdown] 
* Vous pouvez vous connecter à distance en utilisant [wiki:VNC]


{{{#!comment
   * [htdocs:VLSI2_C1_mips.pdf                         C1 : architecture MIPS]
   * [htdocs:VLSI2_C2_mips.pdf                         C2 : Exceptions MIPS]
   * [htdocs:VLSI2_C3_mips.pdf                         C3 : Détails MIPS ]

   * [htdocs:VLSI2_C4_flot_Alliance_Synthese    C4 : Flot Alliance : Modélisation et Synthèse] ([htdocs:VLSI2_C4_flot_Alliance_Synthese-2p 2p]) 
   * [htdocs:VLSI2_C5_Stratus_Place_Route.pdf    C5 : Flot Alliance : Langage Stratus et Placement Routage]
   * [htdocs:VLSI2_C6_dessincellule-4p.pdf    C6 : Flot Alliance : Dessin de cellule]

 == TME ==

   * [wiki:VLSI2-TP1-2017 TP1 : Synthèse Logique]
   * [wiki:VLSI2-TP2-2017 TP2 : Stratus / Placement & Routage]   
   * [wiki:VLSI2-TP3-2017 TP3 : Dessin de cellule]   

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{{{#!comment version 2013

= Outils de CAO pour VLSI =

Flot de conception VLSI Alliance

Franck Wajsbürt / Jean-Paul Chaput

 == Cours ==

   * [htdocs:C1_flotmodel.pdf                      C1 : Flot de conception / Modélisation]
   * [htdocs:C2_pr_stratus.pdf                     C2 : Status et base du langage Python]
   * [htdocs:C3_M2-TOOLS-PlaceRoute.pdf C3 : Placement/Routage]
   * [htdocs:C4_dessincellule.pdf                 C4 : Dessin de cellules et Outils de verification]

 == TME ==

   * [wiki:ToolsTp1-2010 TP1 : Synthèse Logique]
   * [wiki:ToolsTp2-2010 TP2 : Placement-routage Chemin de Données (Datapath)]
   * [wiki:ToolsTp3-2011 TP3 : Placement-routage Cellules Précaractérisées (Standart Cells)]
   * [wiki:ToolsTp4-2010 TP4 : Dessin de cellules]

== annales ==

  *  [htdocs:examen_TOOLS_2010.pdf examen 2010]
  *  [htdocs:examen_TOOLS_2011.pdf examen 2011]
}}}