TP4-3 : Vérification temporelle

3.1 Introduction

Ce TP aborde les contraintes de stabilité de type setup time et hold time à respecter sur les entrées externes d'un petit circuit avec un point mémorisant.

Le but de ce TP est de présenter les différences qu'il y a entre un simulateur électrique (précision, travail avec des stimuli, lenteur) et un analyseur temporel (moins précis, pas de stimuli, rapidité).

3.2 Etude de stabilité

On cherche à déterminer les contraintes setup time et hold time sur les entrées dans le cas du schéma fourni ci-dessous, où on a introduit un mécanisme de conditionnement sur l'horloge CK. Pour interdire l'écriture dans la bascule, le signal C et donc le signal Z doivent rester à l'état haut. Ceci signifie que le signal Z doit rester stable pendant tout l'état bas de CK. Par ailleurs l'entrée D de la bascule doit être stable sur le front montant du signal C.

Figure 3.1 - Exemple.