source: branches/MESI/modules/vci_cc_vcache_wrapper/caba/source/include/vci_cc_vcache_wrapper.h @ 670

Last change on this file since 670 was 670, checked in by haoliu, 10 years ago

TSAR branches -- Adding the first version of protocol MESI in TSAR architecture:

File size: 38.8 KB
RevLine 
[670]1/* -*- c++ -*-
2 *
3 * File : vci_cc_vcache_wrapper.h
4 * Copyright (c) UPMC, Lip6, SoC
5 * Authors : Alain GREINER, Yang GAO
6 * Date : 27/11/2011
7 *
8 * SOCLIB_LGPL_HEADER_BEGIN
9 *
10 * This file is part of SoCLib, GNU LGPLv2.1.
11 *
12 * SoCLib is free software; you can redistribute it and/or modify it
13 * under the terms of the GNU Lesser General Public License as published
14 * by the Free Software Foundation; version 2.1 of the License.
15 *
16 * SoCLib is distributed in the hope that it will be useful, but
17 * WITHOUT ANY WARRANTY; without even the implied warranty of
18 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
19 * Lesser General Public License for more details.
20 *
21 * You should have received a copy of the GNU Lesser General Public
22 * License along with SoCLib; if not, write to the Free Software
23 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
24 * 02110-1301 USA
25 *
26 * SOCLIB_LGPL_HEADER_END
27 *
28 * Maintainers: cesar.fuguet-tortolero@lip6.fr
29 *              alexandre.joannou@lip6.fr
30 */
31
32#ifndef SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H
33#define SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H
34
35#include <inttypes.h>
36#include <systemc>
37#include "caba_base_module.h"
38#include "multi_write_buffer.h"
39#include "generic_fifo.h"
40#include "generic_tlb.h"
41#include "generic_cache.h"
42#include "vci_initiator.h"
43#include "dspin_interface.h"
44#include "dspin_dhccp_param.h"
45#include "mapping_table.h"
46#include "static_assert.h"
47#include "iss2.h"
48
49#define LLSC_TIMEOUT    10000
50
51namespace soclib {
52namespace caba {
53
54using namespace sc_core;
55
56////////////////////////////////////////////
57template<typename vci_param, 
58         size_t   dspin_in_width,
59         size_t   dspin_out_width,
60         typename iss_t>
61class VciCcVCacheWrapper
62////////////////////////////////////////////
63    : public soclib::caba::BaseModule
64{
65
66    typedef typename vci_param::fast_addr_t  paddr_t;
67
68    enum icache_fsm_state_e
69    {
70        ICACHE_IDLE,
71        // handling XTN processor requests
72        ICACHE_XTN_TLB_FLUSH,
73        ICACHE_XTN_CACHE_FLUSH,
74        ICACHE_XTN_CACHE_FLUSH_GO,
75        ICACHE_XTN_TLB_INVAL,
76        ICACHE_XTN_CACHE_INVAL_VA,
77        ICACHE_XTN_CACHE_INVAL_PA,
78        ICACHE_XTN_CACHE_INVAL_GO,
79        // handling tlb miss
80        ICACHE_TLB_WAIT,
81        // handling cache miss
82        ICACHE_MISS_SELECT,
83        ICACHE_MISS_CLEAN,
84        ICACHE_MISS_WAIT,
85        ICACHE_MISS_DATA_UPDT,
86        ICACHE_MISS_DIR_UPDT,
87        // handling unc read
88        ICACHE_UNC_WAIT,
89        // handling coherence requests
90        ICACHE_CC_CHECK,
91        ICACHE_CC_UPDT,
92        ICACHE_CC_INVAL,
93    };
94
95    enum dcache_fsm_state_e
96    {
97        DCACHE_IDLE,
98        // handling itlb & dtlb miss
99        DCACHE_TLB_MISS,
100        DCACHE_TLB_PTE1_GET,
101        DCACHE_TLB_PTE1_SELECT,
102        DCACHE_TLB_PTE1_UPDT,
103        DCACHE_TLB_PTE2_GET,
104        DCACHE_TLB_PTE2_SELECT,
105        DCACHE_TLB_PTE2_UPDT,
106        DCACHE_TLB_LR_UPDT,
107        DCACHE_TLB_LR_WAIT,
108        DCACHE_TLB_RETURN,
109            // handling processor XTN requests
110        DCACHE_XTN_SWITCH,
111        DCACHE_XTN_SYNC,
112        DCACHE_XTN_IC_INVAL_VA,
113        DCACHE_XTN_IC_FLUSH,
114        DCACHE_XTN_IC_INVAL_PA,
115        DCACHE_XTN_IT_INVAL,
116        DCACHE_XTN_DC_FLUSH,
117        DCACHE_XTN_DC_FLUSH_DATA,
118        DCACHE_XTN_DC_FLUSH_GO,
119        DCACHE_XTN_DC_INVAL_VA,
120        DCACHE_XTN_DC_INVAL_PA,
121        DCACHE_XTN_DC_INVAL_END,
122        DCACHE_XTN_DC_INVAL_GO,
123        DCACHE_XTN_DC_INVAL_DATA,
124        DCACHE_XTN_DT_INVAL,
125        //handling dirty bit update
126        DCACHE_DIRTY_GET_PTE,
127        DCACHE_DIRTY_WAIT,
128            // handling processor miss requests
129        DCACHE_MISS_SELECT,
130        DCACHE_MISS_CLEAN,
131        DCACHE_MISS_DATA,
132        DCACHE_MISS_WAIT,
133        DCACHE_MISS_DATA_UPDT,
134        DCACHE_MISS_DIR_UPDT,
135        // handling processor unc, ll and sc requests
136        DCACHE_UNC_WAIT,
137        DCACHE_LL_WAIT,
138        DCACHE_SC_WAIT,
139        // handling coherence requests
140        DCACHE_CC_CHECK,
141        DCACHE_CC_UPDT,
142        DCACHE_CC_INVAL,
143        DCACHE_CC_SEND_DATA,
144        // handling TLB inval (after a coherence or XTN request)
145        DCACHE_INVAL_TLB_SCAN,
146    };
147
148    enum cmd_fsm_state_e
149    {
150        CMD_IDLE,
151        CMD_INS_MISS,
152        CMD_INS_UNC,
153        CMD_DATA_MISS,
154        CMD_DATA_UNC_READ,
155        CMD_DATA_UNC_WRITE,
156        CMD_DATA_LL,
157        CMD_DATA_SC,
158        CMD_DATA_CAS,
159    };
160
161    enum rsp_fsm_state_e
162    {
163        RSP_IDLE,
164        RSP_INS_MISS,
165        RSP_INS_UNC,
166        RSP_DATA_MISS,
167        RSP_DATA_UNC,
168        RSP_DATA_LL,
169        RSP_DATA_WRITE,
170    };
171
172    enum cc_receive_fsm_state_e
173    {
174        CC_RECEIVE_IDLE,
175        CC_RECEIVE_BRDCAST_HEADER,
176        CC_RECEIVE_BRDCAST_NLINE,
177        CC_RECEIVE_INS_INVAL_HEADER,
178        CC_RECEIVE_INS_INVAL_NLINE,
179        CC_RECEIVE_INS_UPDT_HEADER,
180        CC_RECEIVE_INS_UPDT_NLINE,
181        CC_RECEIVE_DATA_INVAL_HEADER,
182        CC_RECEIVE_DATA_INVAL_NLINE,
183        CC_RECEIVE_DATA_UPDT_HEADER,
184        CC_RECEIVE_DATA_UPDT_NLINE,
185    };
186
187    enum cc_send_fsm_state_e
188    {
189        CC_SEND_IDLE,
190        CC_SEND_CLEANUP_1,
191        CC_SEND_CLEANUP_2,
192        CC_SEND_DATA_UPDT,
193        CC_SEND_MULTI_ACK_HEADER
194    };
195
196    /* transaction type, pktid field */
197    enum transaction_type_e
198    {
199        // b3 unused
200        // b2 READ / NOT READ
201        // if READ
202        //  b1 DATA / INS
203        //  b0 UNC / MISS
204        // else
205        //  b1 accÚs table llsc type SW / other
206        //  b2 WRITE/CAS/LL/SC
207        TYPE_DATA_UNC               = 0x0,
208        TYPE_READ_DATA_MISS         = 0x1,
209        TYPE_READ_INS_UNC           = 0x2,
210        TYPE_READ_INS_MISS          = 0x3,
211        TYPE_WRITE                  = 0x4,
212        TYPE_CAS                    = 0x5,
213        TYPE_LL                     = 0x6,
214        TYPE_SC                     = 0x7
215    };
216
217    /* SC return values */
218    enum sc_status_type_e
219    {
220        SC_SUCCESS  =   0x00000000,
221        SC_FAIL     =   0x00000001
222    };
223
224    // cc_send_type
225    typedef enum 
226    {
227        CC_TYPE_CLEANUP,
228        CC_TYPE_MULTI_ACK,
229    } cc_send_t;
230
231    // cc_receive_type
232    typedef enum 
233    {
234        CC_TYPE_CLACK,
235        CC_TYPE_BRDCAST,
236        CC_TYPE_INVAL,
237        CC_TYPE_UPDT,
238    } cc_receive_t;
239
240    // TLB Mode : ITLB / DTLB / ICACHE / DCACHE
241    enum 
242    {
243        INS_TLB_MASK    = 0x8,
244        DATA_TLB_MASK   = 0x4,
245        INS_CACHE_MASK  = 0x2,
246        DATA_CACHE_MASK = 0x1,
247    };
248
249    // Error Type
250    enum mmu_error_type_e
251    {
252        MMU_NONE                      = 0x0000, // None
253        MMU_WRITE_PT1_UNMAPPED        = 0x0001, // Write & Page fault on PT1
254        MMU_WRITE_PT2_UNMAPPED        = 0x0002, // Write & Page fault on PT2
255        MMU_WRITE_PRIVILEGE_VIOLATION = 0x0004, // Write & Protected access in user mode
256        MMU_WRITE_ACCES_VIOLATION     = 0x0008, // Write to non writable page
257        MMU_WRITE_UNDEFINED_XTN       = 0x0020, // Write & undefined external access
258        MMU_WRITE_PT1_ILLEGAL_ACCESS  = 0x0040, // Write & Bus Error accessing PT1
259        MMU_WRITE_PT2_ILLEGAL_ACCESS  = 0x0080, // Write & Bus Error accessing PT2
260        MMU_WRITE_DATA_ILLEGAL_ACCESS = 0x0100, // Write & Bus Error in cache access
261        MMU_READ_PT1_UNMAPPED         = 0x1001, // Read & Page fault on PT1
262        MMU_READ_PT2_UNMAPPED         = 0x1002, // Read & Page fault on PT2
263        MMU_READ_PRIVILEGE_VIOLATION  = 0x1004, // Read & Protected access in user mode
264        MMU_READ_EXEC_VIOLATION       = 0x1010, // Read & Exec access to a non exec page
265        MMU_READ_UNDEFINED_XTN        = 0x1020, // Read & Undefined external access
266        MMU_READ_PT1_ILLEGAL_ACCESS   = 0x1040, // Read & Bus Error accessing PT1
267        MMU_READ_PT2_ILLEGAL_ACCESS   = 0x1080, // Read & Bus Error accessing PT2
268        MMU_READ_DATA_ILLEGAL_ACCESS  = 0x1100, // Read & Bus Error in cache access
269    };
270
271    // miss types for data cache
272    enum dcache_miss_type_e
273    {
274        PTE1_MISS,
275        PTE2_MISS,
276        PROC_MISS,
277    };
278
279//    enum transaction_type_d_e
280//    {
281//        // b0 : 1 if cached
282//        // b1 : 1 if instruction
283//        TYPE_DATA_UNC     = 0x0,
284//        TYPE_DATA_MISS    = 0x1,
285//        TYPE_INS_UNC      = 0x2,
286//        TYPE_INS_MISS     = 0x3,
287//    };
288
289    //////////////////MODIFIED////////////////
290    enum content_line_cache_status_e
291    {
292        LINE_EMPTY,
293        LINE_CACHE_IN_TLB,
294        LINE_CACHE_CONTAINS_PTD,
295    };
296    //////////////////////////////////////////
297
298public:
299    sc_in<bool>                                p_clk;
300    sc_in<bool>                                p_resetn;
301    sc_in<bool>                                p_irq[iss_t::n_irq];
302    soclib::caba::VciInitiator<vci_param>      p_vci;
303    soclib::caba::DspinInput<dspin_in_width>   p_dspin_m2p;
304    soclib::caba::DspinOutput<dspin_out_width> p_dspin_p2m;
305    soclib::caba::DspinInput<dspin_in_width>   p_dspin_clack;
306
307private:
308
309    // STRUCTURAL PARAMETERS
310    soclib::common::AddressDecodingTable<uint64_t, bool> m_cacheability_table;
311
312    const size_t                        m_srcid;
313    const size_t                        m_cc_global_id;
314    const size_t                        m_nline_width;
315    const size_t                                                m_itlb_ways;
316    const size_t                                                m_itlb_sets;
317    const size_t                                                m_dtlb_ways;
318    const size_t                                                m_dtlb_sets;
319    const size_t                                                m_icache_ways;
320    const size_t                                                m_icache_sets;
321    const paddr_t                                               m_icache_yzmask;
322    const size_t                                                m_icache_words;
323    const size_t                                                m_dcache_ways;
324    const size_t                                                m_dcache_sets;
325    const paddr_t                                               m_dcache_yzmask;
326    const size_t                                                m_dcache_words;
327    const size_t                        m_x_width;
328    const size_t                        m_y_width;
329    const size_t                        m_proc_id;
330    const uint32_t                                              m_max_frozen_cycles;
331    const size_t                                                m_paddr_nbits;
332    uint32_t                            m_debug_start_cycle;
333    bool                                m_debug_ok;
334
335    ////////////////////////////////////////
336    // Communication with processor ISS
337    ////////////////////////////////////////
338    typename iss_t::InstructionRequest  m_ireq;
339    typename iss_t::InstructionResponse m_irsp;
340    typename iss_t::DataRequest         m_dreq;
341    typename iss_t::DataResponse        m_drsp;
342
343    /////////////////////////////////////////////
344    // debug variables
345    /////////////////////////////////////////////
346    bool                                m_debug_previous_i_hit;
347    bool                                m_debug_previous_d_hit;
348    bool                                m_debug_activated;
349
350    ///////////////////////////////
351    // Software visible REGISTERS
352    ///////////////////////////////
353    sc_signal<uint32_t>     r_mmu_ptpr;                 // page table pointer register
354    sc_signal<uint32_t>     r_mmu_mode;                 // mmu mode register
355    sc_signal<uint32_t>     r_mmu_word_lo;              // mmu misc data low
356    sc_signal<uint32_t>     r_mmu_word_hi;              // mmu misc data hight
357    sc_signal<uint32_t>     r_mmu_ibvar;                // mmu bad instruction address
358    sc_signal<uint32_t>     r_mmu_dbvar;                // mmu bad data address
359    sc_signal<uint32_t>     r_mmu_ietr;                 // mmu instruction error type
360    sc_signal<uint32_t>     r_mmu_detr;                 // mmu data error type
361    uint32_t                r_mmu_params;                       // read-only
362    uint32_t                r_mmu_release;                      // read_only
363
364
365    //////////////////////////////
366    // ICACHE FSM REGISTERS
367    //////////////////////////////
368    sc_signal<int>          r_icache_fsm;               // state register
369    sc_signal<int>          r_icache_fsm_save;          // return state for coherence op
370    sc_signal<paddr_t>      r_icache_vci_paddr;         // physical address
371    sc_signal<uint32_t>     r_icache_vaddr_save;        // virtual address from processor
372
373    // icache miss handling
374    sc_signal<size_t>       r_icache_miss_way;              // selected way for cache update
375    sc_signal<size_t>       r_icache_miss_set;              // selected set for cache update
376    sc_signal<size_t>       r_icache_miss_word;             // word index ( cache update)
377    sc_signal<bool>         r_icache_miss_inval;        // coherence request matching a miss
378    sc_signal<bool>         r_icache_miss_clack;        // waiting for a cleanup acknowledge
379
380    // coherence request handling
381    sc_signal<size_t>       r_icache_cc_way;                // selected way for cc update/inval
382    sc_signal<size_t>       r_icache_cc_set;                // selected set for cc update/inval
383    sc_signal<size_t>       r_icache_cc_word;               // word counter for cc update
384    sc_signal<bool>         r_icache_cc_need_write;     // activate the cache for writing
385
386    // coherence clack handling
387    sc_signal<bool>         r_icache_clack_req;         // clack request
388    sc_signal<size_t>       r_icache_clack_way;             // clack way
389    sc_signal<size_t>       r_icache_clack_set;             // clack set
390
391    // icache flush handling
392    sc_signal<size_t>       r_icache_flush_count;           // slot counter used for cache flush
393
394    // communication between ICACHE FSM and VCI_CMD FSM
395    sc_signal<bool>         r_icache_miss_req;           // cached read miss
396    sc_signal<bool>         r_icache_unc_req;            // uncached read miss
397
398    // communication between ICACHE FSM and DCACHE FSM
399    sc_signal<bool>             r_icache_tlb_miss_req;       // (set icache/reset dcache)
400    sc_signal<bool>         r_icache_tlb_rsp_error;      // tlb miss response error
401
402
403    // communication between ICACHE FSM and CC_SEND FSM
404    sc_signal<bool>         r_icache_cc_send_req;           // ICACHE cc_send request
405    sc_signal<int>          r_icache_cc_send_type;          // ICACHE cc_send request type
406    sc_signal<paddr_t>      r_icache_cc_send_nline;         // ICACHE cc_send nline
407    sc_signal<size_t>       r_icache_cc_send_way;           // ICACHE cc_send way
408    sc_signal<size_t>       r_icache_cc_send_updt_tab_idx;  // ICACHE cc_send update table index
409   
410    // Filp-Flop in ICACHE FSM for saving the cleanup victim request
411    sc_signal<bool>         r_icache_cleanup_victim_req; 
412    sc_signal<paddr_t>      r_icache_cleanup_victim_nline;
413
414    ///////////////////////////////
415    // DCACHE FSM REGISTERS
416    ///////////////////////////////
417    sc_signal<int>          r_dcache_fsm;               // state register
418    sc_signal<int>          r_dcache_fsm_cc_save;       // return state for coherence op
419    sc_signal<int>          r_dcache_fsm_scan_save;     // return state for tlb scan op
420    // registers written in P0 stage (used in P1 stage)
421    sc_signal<bool>         r_dcache_wbuf_req;          // WBUF must be written in P1 stage
422    sc_signal<bool>         r_dcache_updt_req;          // DCACHE must be updated in P1 stage
423    sc_signal<uint32_t>     r_dcache_save_vaddr;        // virtual address (from proc)
424    sc_signal<uint32_t>     r_dcache_save_wdata;        // write data (from proc)
425    sc_signal<uint32_t>     r_dcache_save_be;           // byte enable (from proc)
426    sc_signal<paddr_t>      r_dcache_save_paddr;        // physical address
427    sc_signal<size_t>       r_dcache_save_cache_way;    // selected way (from dcache)
428    sc_signal<size_t>       r_dcache_save_cache_set;    // selected set (from dcache)
429    sc_signal<size_t>       r_dcache_save_cache_word;   // selected word (from dcache)
430    // registers used by the Dirty bit sub-fsm
431    sc_signal<paddr_t>      r_dcache_dirty_paddr;       // PTE physical address
432    sc_signal<size_t>       r_dcache_dirty_way;         // way to invalidate in dcache
433    sc_signal<size_t>       r_dcache_dirty_set;         // set to invalidate in dcache
434    sc_signal<size_t>       r_dcache_dirty_state;           // state to invalidate in dcache
435    sc_signal<size_t>       r_dcache_dirty_word;   
436
437    // communication between DCACHE FSM and VCI_CMD FSM
438    sc_signal<paddr_t>      r_dcache_vci_paddr;             // physical address for VCI command
439    sc_signal<uint32_t>     r_dcache_vci_wdata;             // write unc data for VCI command
440    sc_signal<bool>         r_dcache_vci_miss_req;      // read miss request
441    sc_signal<bool>         r_dcache_vci_unc_req;       // uncacheable request (read/write)
442    sc_signal<uint32_t>     r_dcache_vci_unc_be;        // uncacheable byte enable
443    sc_signal<uint32_t>     r_dcache_vci_unc_write;     // uncacheable data write request
444    sc_signal<bool>         r_dcache_vci_cas_req;       // atomic write request CAS
445    sc_signal<uint32_t>     r_dcache_vci_cas_old;       // previous data value for a CAS
446    sc_signal<uint32_t>     r_dcache_vci_cas_new;       // new data value for a CAS
447    sc_signal<bool>         r_dcache_vci_ll_req;        // atomic read request LL
448    sc_signal<bool>         r_dcache_vci_sc_req;        // atomic write request SC
449    sc_signal<uint32_t>     r_dcache_vci_sc_data;       // SC data (command)
450    sc_signal<int>          r_dcache_sc_state;          // sc success to modify locally
451    sc_signal<size_t>       r_dcache_sc_set;            // sc success to modify locally
452    sc_signal<size_t>       r_dcache_sc_way;            // sc success to modify locally
453
454    //RWT: local cas
455    sc_signal<int>          r_cas_cache_state;
456    sc_signal<size_t>       r_cas_local_way;
457    sc_signal<size_t>       r_cas_local_set;
458    sc_signal<size_t>       r_cas_local_word;
459
460    // register used for XTN inval
461    sc_signal<size_t>       r_dcache_xtn_way;               // selected way (from dcache)
462    sc_signal<size_t>       r_dcache_xtn_set;               // selected set (from dcache)
463
464    // handling dcache miss
465    sc_signal<int>              r_dcache_miss_type;                 // depending on the requester
466    sc_signal<size_t>       r_dcache_miss_word;             // word index for cache update
467    sc_signal<size_t>       r_dcache_miss_way;              // selected way for cache update
468    sc_signal<size_t>       r_dcache_miss_set;              // selected set for cache update
469    sc_signal<bool>         r_dcache_miss_inval;        // inval request matching a miss
470    sc_signal<bool>         r_dcache_miss_updt;         //  cc updt request matching a miss
471    sc_signal<bool>         r_dcache_miss_clack;        // waiting for a cleanup acknowledge
472
473    // handling coherence requests
474    sc_signal<size_t>       r_dcache_cc_way;                // selected way for cc update/inval
475    sc_signal<size_t>       r_dcache_cc_set;                // selected set for cc update/inval
476    sc_signal<int>          r_dcache_cc_state;          // state of selected cache slot
477    sc_signal<size_t>       r_dcache_cc_word;               // word counter for cc update
478    sc_signal<bool>         r_dcache_cc_need_write;     // activate the cache for writing
479    sc_signal<paddr_t>      r_dcache_cc_inval_addr;     // address for a cleanup transaction
480    sc_signal<uint32_t>     r_dcache_cc_inval_data_cpt; 
481
482    // coherence clack handling
483    sc_signal<bool>         r_dcache_clack_req;         // clack request
484    sc_signal<size_t>       r_dcache_clack_way;             // clack way
485    sc_signal<size_t>       r_dcache_clack_set;             // clack set
486
487    // dcache flush handling
488    sc_signal<size_t>       r_dcache_flush_count;           // slot counter used for cache flush
489
490    // ll response handling
491    sc_signal<size_t>       r_dcache_ll_rsp_count;          // flit counter used for ll rsp
492
493    // used by the TLB miss sub-fsm
494    sc_signal<uint32_t>     r_dcache_tlb_vaddr;             // virtual address for a tlb miss
495    sc_signal<bool>         r_dcache_tlb_ins;               // target tlb (itlb if true)
496    sc_signal<paddr_t>      r_dcache_tlb_paddr;             // physical address of pte
497    sc_signal<uint32_t>     r_dcache_tlb_pte_flags;         // pte1 or first word of pte2
498    sc_signal<uint32_t>     r_dcache_tlb_pte_ppn;           // second word of pte2
499    sc_signal<size_t>       r_dcache_tlb_cache_way;         // selected way in dcache
500    sc_signal<size_t>       r_dcache_tlb_cache_set;         // selected set in dcache
501    sc_signal<size_t>       r_dcache_tlb_cache_word;    // selected word in dcache
502    sc_signal<size_t>       r_dcache_tlb_way;               // selected way in tlb
503    sc_signal<size_t>       r_dcache_tlb_set;               // selected set in tlb
504
505    // ITLB and DTLB invalidation
506    sc_signal<paddr_t>      r_dcache_tlb_inval_line;    // line index
507    sc_signal<size_t>       r_dcache_tlb_inval_set;     // tlb set counter
508
509    // communication between DCACHE FSM and ICACHE FSM
510    sc_signal<bool>         r_dcache_xtn_req;           // xtn request (caused by processor)
511    sc_signal<int>          r_dcache_xtn_opcode;        // xtn request type
512
513    // Filp-Flop in DCACHE FSM for saving the cleanup victim request
514    sc_signal<bool>         r_dcache_cleanup_victim_req; 
515    sc_signal<bool>         r_dcache_cleanup_victim_line_dirty; 
516    sc_signal<bool>         r_dcache_cleanup_victim_line_no_shared; 
517    sc_signal<paddr_t>      r_dcache_cleanup_victim_nline;
518
519    // communication between DCACHE FSM and CC_SEND FSM
520    sc_signal<bool>         r_dcache_cc_send_req;           // DCACHE cc_send request
521    sc_signal<int>          r_dcache_cc_send_type;          // DCACHE cc_send request type
522    sc_signal<paddr_t>      r_dcache_cc_send_nline;         // DCACHE cc_send nline
523    sc_signal<size_t>       r_dcache_cc_send_way;           // DCACHE cc_send way
524    sc_signal<size_t>       r_dcache_cc_send_updt_tab_idx;  // DCACHE cc_send update table index
525    sc_signal<size_t>       r_dcache_cc_send_inval_is_config;  // DCACHE cc_send update table index
526    sc_signal<bool>         r_dcache_cc_send_multi_ack_miss;  // DCACHE cc_updt miss
527   
528   
529    // special registers for ODCCP/RWT
530    sc_signal<bool>         r_dcache_cc_cleanup_updt_data;          // Register for cleanup with data (wb updt)
531    sc_signal<bool>         r_dcache_cc_line_dirty;                 // Register for cleanup with data (wb updt)
532    sc_signal<bool>         r_dcache_cc_line_no_shared;             // Register for cleanup with data (wb updt)
533    sc_signal<bool>         r_dcache_miss_victim_no_coherence;      // Register for victim in no coherence mode
534    sc_signal<bool>         r_dcache_line_no_coherence;             // Register for line current in no coherence mode
535    sc_signal<bool>         r_dcache_dirty_save;             
536    sc_signal<uint32_t>     r_cc_send_cpt_word;
537    sc_signal<uint32_t>     r_dcache_miss_data_cpt;
538    sc_signal<paddr_t>      r_dcache_miss_data_addr;
539    sc_signal<uint32_t>     r_dcache_xtn_flush_data_cpt;
540    sc_signal<paddr_t>      r_dcache_xtn_flush_addr_data;
541    sc_signal<int>          r_dcache_xtn_state;
542    sc_signal<paddr_t>      r_dcache_xtn_data_addr;
543    sc_signal<uint32_t>     r_dcache_xtn_data_cpt;
544    sc_signal<bool>         r_dcache_updt_data_req;             
545    sc_signal<bool>         r_dcache_updt_dir_req;             
546    sc_signal<bool>         r_dcache_rsp_state;             
547    sc_signal<bool>         r_dcache_cas_islocal;            // cas is done locally
548   
549
550    // dcache directory extension
551    ///////////////////////////MODIFIED///////////////////////////////////////////////////
552    //bool                    *r_dcache_in_tlb;           // copy exist in dtlb or itlb
553    //bool                    *r_dcache_contains_ptd;     // cache line contains a PTD
554    int                     *r_dcache_content_state; // content state of one cache line
555    //////////////////////////////////////////////////////////////////////////////////////
556
557    //MESI
558    sc_signal<bool>         r_icache_read_state;
559    sc_signal<bool>         r_dcache_read_state;
560    sc_signal<bool>         r_dcache_read_for_modify;     // a command intent to write
561    sc_signal<bool>         r_dcache_read_hit;            // a command intent to write hit in L1
562   
563     ///////////////////////////////////
564    // Physical address extension for data access
565    sc_signal<uint32_t>     r_dcache_paddr_ext;             // CP2 register (if vci_address > 32)
566
567    ///////////////////////////////////
568    // VCI_CMD FSM REGISTERS
569    ///////////////////////////////////
570    sc_signal<int>          r_vci_cmd_fsm;
571    sc_signal<size_t>       r_vci_cmd_min;                      // used for write bursts
572    sc_signal<size_t>       r_vci_cmd_max;                      // used for write bursts
573    sc_signal<size_t>       r_vci_cmd_cpt;                      // used for write bursts
574    sc_signal<bool>         r_vci_cmd_imiss_prio;               // round-robin between imiss & dmiss
575
576    ///////////////////////////////////
577    // VCI_RSP FSM REGISTERS
578    ///////////////////////////////////
579    sc_signal<int>          r_vci_rsp_fsm;
580    sc_signal<size_t>       r_vci_rsp_cpt;
581    sc_signal<bool>         r_vci_rsp_ins_error;
582    sc_signal<bool>         r_vci_rsp_data_error;
583    GenericFifo<uint32_t>   r_vci_rsp_fifo_icache;              // response FIFO to ICACHE FSM
584    GenericFifo<uint32_t>   r_vci_rsp_fifo_dcache;              // response FIFO to DCACHE FSM
585   
586
587    //RWT
588//    GenericFifo<bool>       r_vci_rsp_fifo_rpktid;
589
590    GenericFifo<uint32_t>   r_cc_send_data_fifo;   
591
592    ///////////////////////////////////
593    //  CC_SEND FSM REGISTER
594    ///////////////////////////////////
595    sc_signal<int>          r_cc_send_fsm;                  // state register
596    sc_signal<bool>         r_cc_send_last_client;          // 0 dcache / 1 icache
597
598    ///////////////////////////////////
599    //  CC_RECEIVE FSM REGISTER
600    ///////////////////////////////////
601    sc_signal<int>          r_cc_receive_fsm;               // state register
602    sc_signal<bool>         r_cc_receive_data_ins;          // request to : 0 dcache / 1 icache
603
604    // communication between CC_RECEIVE FSM and ICACHE FSM
605    sc_signal<bool>         r_cc_receive_icache_req;        // cc_receive to icache request
606    sc_signal<int>          r_cc_receive_icache_type;       // cc_receive type of request
607    sc_signal<size_t>       r_cc_receive_icache_way;        // cc_receive to icache way
608    sc_signal<size_t>       r_cc_receive_icache_set;        // cc_receive to icache set
609    sc_signal<size_t>       r_cc_receive_icache_updt_tab_idx;  // cc_receive update table index
610    sc_signal<paddr_t>      r_cc_receive_icache_nline;      // cache line physical address
611
612    // communication between CC_RECEIVE FSM and DCACHE FSM
613    sc_signal<bool>         r_cc_receive_dcache_req;              // cc_receive to dcache request
614    sc_signal<int>          r_cc_receive_dcache_type;             // cc_receive type of request
615    sc_signal<size_t>       r_cc_receive_dcache_way;              // cc_receive to dcache way
616    sc_signal<size_t>       r_cc_receive_dcache_set;              // cc_receive to dcache set
617    sc_signal<size_t>       r_cc_receive_dcache_updt_tab_idx;     // cc_receive update table index
618    sc_signal<paddr_t>      r_cc_receive_dcache_nline;            // cache line physical address
619    sc_signal<bool>         r_cc_receive_dcache_inval_is_config;  // inval from memcache is config
620    sc_signal<size_t>       r_cc_receive_dcache_srcid;            // cc_receive to dcache set
621    sc_signal<size_t>       r_cc_receive_brdcast;                 // is brdcast
622
623    ///////////////////////////////////
624    //  DSPIN CLACK INTERFACE REGISTER
625    ///////////////////////////////////
626    sc_signal<bool>         r_dspin_clack_req;
627    sc_signal<uint64_t>     r_dspin_clack_flit;
628   
629    //////////////////////////////////////////////////////////////////
630    // processor, write buffer, caches , TLBs
631    //////////////////////////////////////////////////////////////////
632
633    iss_t                       r_iss;
634    MultiWriteBuffer<paddr_t>   r_wbuf;
635    GenericCache<paddr_t>       r_icache;
636    GenericCache<paddr_t>       r_dcache;
637    GenericTlb<paddr_t>         r_itlb;
638    GenericTlb<paddr_t>         r_dtlb;
639
640    //////////////////////////////////////////////////////////////////
641    // llsc registration buffer
642    //////////////////////////////////////////////////////////////////
643
644    sc_signal<paddr_t>                     r_dcache_llsc_paddr;
645    sc_signal<uint32_t>                    r_dcache_llsc_key;
646    sc_signal<uint32_t>                    r_dcache_llsc_count;
647    sc_signal<bool>                        r_dcache_llsc_valid;
648
649   
650    sc_signal<bool>                        r_cache_frozen;
651
652    ////////////////////////////////
653    // Activity counters
654    ////////////////////////////////
655    uint32_t m_cpt_dcache_data_read;           // DCACHE DATA READ
656    uint32_t m_cpt_dcache_data_write;          // DCACHE DATA WRITE
657    uint32_t m_cpt_dcache_dir_read;            // DCACHE DIR READ
658    uint32_t m_cpt_dcache_dir_write;           // DCACHE DIR WRITE
659
660    uint32_t m_cpt_icache_data_read;           // ICACHE DATA READ
661    uint32_t m_cpt_icache_data_write;          // ICACHE DATA WRITE
662    uint32_t m_cpt_icache_dir_read;            // ICACHE DIR READ
663    uint32_t m_cpt_icache_dir_write;           // ICACHE DIR WRITE
664
665    uint32_t m_cpt_frz_cycles;                 // number of cycles where the cpu is frozen
666    uint32_t m_cpt_total_cycles;                   // total number of cycles
667
668    // Cache activity counters
669    uint32_t m_cpt_data_read;                  // total number of read data
670    uint32_t m_cpt_data_write;                 // total number of write data
671    uint32_t m_cpt_data_write_back;
672    uint32_t m_cpt_data_cleanup;
673    uint32_t m_cpt_data_sc;
674    uint32_t m_cpt_data_miss;                  // number of read miss
675    uint32_t m_cpt_ins_miss;                   // number of instruction miss
676    uint32_t m_cpt_unc_read;                   // number of read uncached
677    uint32_t m_cpt_write_cached;               // number of cached write
678    uint32_t m_cpt_ins_read;                   // number of instruction read
679    uint32_t m_cpt_ins_spc_miss;               // number of speculative instruction miss
680
681    uint32_t m_cost_write_frz;                 // number of frozen cycles related to write buffer
682    uint32_t m_cost_data_miss_frz;             // number of frozen cycles related to data miss
683    uint32_t m_cost_unc_read_frz;              // number of frozen cycles related to uncached read
684    uint32_t m_cost_ins_miss_frz;              // number of frozen cycles related to ins miss
685
686    uint32_t m_cpt_imiss_transaction;          // number of VCI instruction miss transactions
687    uint32_t m_cpt_dmiss_transaction;          // number of VCI data miss transactions
688    uint32_t m_cpt_unc_transaction;            // number of VCI uncached read transactions
689    uint32_t m_cpt_dunc_transaction;           // number of VCI uncached read transactions
690    uint32_t m_cpt_ll_transaction;             // number of VCI uncached read transactions
691    uint32_t m_cpt_write_transaction;          // number of VCI write transactions
692    uint32_t m_cpt_icache_unc_transaction;
693
694    uint32_t m_cost_imiss_transaction;         // cumulated duration for VCI IMISS transactions
695    uint32_t m_cost_dmiss_transaction;         // cumulated duration for VCI DMISS transactions
696    uint32_t m_cost_unc_transaction;           // cumulated duration for VCI UNC transactions
697    uint32_t m_cost_write_transaction;         // cumulated duration for VCI WRITE transactions
698    uint32_t m_cost_icache_unc_transaction;    // cumulated duration for VCI IUNC transactions
699    uint32_t m_length_write_transaction;       // cumulated length for VCI WRITE transactions
700
701    // TLB activity counters
702    uint32_t m_cpt_ins_tlb_read;               // number of instruction tlb read
703    uint32_t m_cpt_ins_tlb_miss;               // number of instruction tlb miss
704    uint32_t m_cpt_ins_tlb_update_acc;         // number of instruction tlb update
705    uint32_t m_cpt_ins_tlb_occup_cache;        // number of instruction tlb occupy data cache line
706    uint32_t m_cpt_ins_tlb_hit_dcache;         // number of instruction tlb hit in data cache
707
708    uint32_t m_cpt_data_tlb_read;              // number of data tlb read
709    uint32_t m_cpt_data_tlb_miss;              // number of data tlb miss
710    uint32_t m_cpt_data_tlb_update_acc;        // number of data tlb update
711    uint32_t m_cpt_data_tlb_update_dirty;      // number of data tlb update dirty
712    uint32_t m_cpt_data_tlb_hit_dcache;        // number of data tlb hit in data cache
713    uint32_t m_cpt_data_tlb_occup_cache;       // number of data tlb occupy data cache line
714    uint32_t m_cpt_tlb_occup_dcache;
715
716    uint32_t m_cost_ins_tlb_miss_frz;          // number of frozen cycles related to instruction tlb miss
717    uint32_t m_cost_data_tlb_miss_frz;         // number of frozen cycles related to data tlb miss
718    uint32_t m_cost_ins_tlb_update_acc_frz;    // number of frozen cycles related to instruction tlb update acc
719    uint32_t m_cost_data_tlb_update_acc_frz;   // number of frozen cycles related to data tlb update acc
720    uint32_t m_cost_data_tlb_update_dirty_frz; // number of frozen cycles related to data tlb update dirty
721    uint32_t m_cost_ins_tlb_occup_cache_frz;   // number of frozen cycles related to instruction tlb miss operate in dcache
722    uint32_t m_cost_data_tlb_occup_cache_frz;  // number of frozen cycles related to data tlb miss operate in dcache
723
724    uint32_t m_cpt_itlbmiss_transaction;       // number of itlb miss transactions
725    uint32_t m_cpt_itlb_ll_transaction;        // number of itlb ll acc transactions
726    uint32_t m_cpt_itlb_sc_transaction;        // number of itlb sc acc transactions
727    uint32_t m_cpt_dtlbmiss_transaction;       // number of dtlb miss transactions
728    uint32_t m_cpt_dtlb_ll_transaction;        // number of dtlb ll acc transactions
729    uint32_t m_cpt_dtlb_sc_transaction;        // number of dtlb sc acc transactions
730    uint32_t m_cpt_dtlb_ll_dirty_transaction;  // number of dtlb ll dirty transactions
731    uint32_t m_cpt_dtlb_sc_dirty_transaction;  // number of dtlb sc dirty transactions
732
733    uint32_t m_cost_itlbmiss_transaction;      // cumulated duration for VCI instruction TLB miss transactions
734    uint32_t m_cost_itlb_ll_transaction;       // cumulated duration for VCI instruction TLB ll acc transactions
735    uint32_t m_cost_itlb_sc_transaction;       // cumulated duration for VCI instruction TLB sc acc transactions
736    uint32_t m_cost_dtlbmiss_transaction;      // cumulated duration for VCI data TLB miss transactions
737    uint32_t m_cost_dtlb_ll_transaction;       // cumulated duration for VCI data TLB ll acc transactions
738    uint32_t m_cost_dtlb_sc_transaction;       // cumulated duration for VCI data TLB sc acc transactions
739    uint32_t m_cost_dtlb_ll_dirty_transaction; // cumulated duration for VCI data TLB ll dirty transactions
740    uint32_t m_cost_dtlb_sc_dirty_transaction; // cumulated duration for VCI data TLB sc dirty transactions
741
742    // coherence activity counters
743    uint32_t m_cpt_cc_update_icache;           // number of coherence update instruction commands
744    uint32_t m_cpt_cc_update_dcache;           // number of coherence update data commands
745    uint32_t m_cpt_cc_inval_icache;            // number of coherence inval instruction commands
746    uint32_t m_cpt_cc_inval_dcache;            // number of coherence inval data commands
747    uint32_t m_cpt_cc_broadcast;               // number of coherence broadcast commands
748
749    uint32_t m_cost_updt_data_frz;             // number of frozen cycles related to coherence update data packets
750    uint32_t m_cost_inval_ins_frz;             // number of frozen cycles related to coherence inval instruction packets
751    uint32_t m_cost_inval_data_frz;            // number of frozen cycles related to coherence inval data packets
752    uint32_t m_cost_broadcast_frz;             // number of frozen cycles related to coherence broadcast packets
753
754    uint32_t m_cpt_cc_cleanup_ins;             // number of coherence cleanup packets
755    uint32_t m_cpt_cc_cleanup_data;            // number of coherence cleanup packets
756    uint32_t m_cpt_cleanup_data_not_dirty;     // number of total cleanup data without extra data flits
757    uint32_t m_cpt_cleanup_data_dirty_word;    // number of total words dirty in cleanup data
758    uint32_t m_cpt_data_write_miss;            // number of total write miss
759    uint32_t m_cpt_data_write_on_zombi;        // number of frozen cycles related to blocked write on line NCC/CC ZOMBI
760    uint32_t m_cpt_data_write_on_zombi_ncc;    // number of frozen cycles related to blocked write on line NCC ZOMBI
761
762    uint32_t m_cpt_icleanup_transaction;       // number of instruction cleanup transactions
763    uint32_t m_cpt_dcleanup_transaction;       // number of instructinumber of data cleanup transactions
764    uint32_t m_cost_icleanup_transaction;      // cumulated duration for VCI instruction cleanup transactions
765    uint32_t m_cost_dcleanup_transaction;      // cumulated duration for VCI data cleanup transactions
766
767    uint32_t m_cost_ins_tlb_inval_frz;         // number of frozen cycles related to checking ins tlb invalidate
768    uint32_t m_cpt_ins_tlb_inval;              // number of ins tlb invalidate
769
770    uint32_t m_cost_data_tlb_inval_frz;        // number of frozen cycles related to checking data tlb invalidate
771    uint32_t m_cpt_data_tlb_inval;             // number of data tlb invalidate
772
773    // FSM activity counters
774    uint32_t m_cpt_fsm_icache     [64];
775    uint32_t m_cpt_fsm_dcache     [64];
776    uint32_t m_cpt_fsm_cmd        [64];
777    uint32_t m_cpt_fsm_rsp        [64];
778    uint32_t m_cpt_fsm_cc_receive [64];
779    uint32_t m_cpt_fsm_cc_send    [64];
780
781    uint32_t m_cpt_stop_simulation;             // used to stop simulation if frozen
782    bool     m_monitor_ok;                      // used to debug cache output 
783    uint32_t m_monitor_base;               
784    uint32_t m_monitor_length;             
785
786protected:
787    SC_HAS_PROCESS(VciCcVCacheWrapper);
788
789public:
790    VciCcVCacheWrapper(
791        sc_module_name                      name,
792        const int                           proc_id,
793        const soclib::common::MappingTable  &mtd,
794        const soclib::common::IntTab        &srcid,
795        const size_t                        cc_global_id,
796        const size_t                        itlb_ways,
797        const size_t                        itlb_sets,
798        const size_t                        dtlb_ways,
799        const size_t                        dtlb_sets,
800        const size_t                        icache_ways,
801        const size_t                        icache_sets,
802        const size_t                        icache_words,
803        const size_t                        dcache_ways,
804        const size_t                        dcache_sets,
805        const size_t                        dcache_words,
806        const size_t                        wbuf_nlines,
807        const size_t                        wbuf_nwords,
808        const size_t                        x_width,
809        const size_t                        y_width,
810        const uint32_t                      max_frozen_cycles,
811        const uint32_t                      debug_start_cycle,
812        const bool                          debug_ok );
813
814    ~VciCcVCacheWrapper();
815
816    void print_cpi();
817    void print_stats();
818    void clear_stats();
819    void print_trace(size_t mode = 0);
820    bool frozen();
821    void cache_monitor(paddr_t addr);
822    void start_monitor(paddr_t,paddr_t);
823    void stop_monitor();
824    inline void iss_set_debug_mask(uint v) 
825    {
826            r_iss.set_debug_mask(v);
827    }
828
829private:
830    void transition();
831    void genMoore();
832
833    soclib_static_assert((int)iss_t::SC_ATOMIC == (int)vci_param::STORE_COND_ATOMIC);
834    soclib_static_assert((int)iss_t::SC_NOT_ATOMIC == (int)vci_param::STORE_COND_NOT_ATOMIC);
835};
836
837}}
838
839#endif /* SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H */
840
841// Local Variables:
842// tab-width: 4
843// c-basic-offset: 4
844// c-file-offsets:((innamespace . 0)(inline-open . 0))
845// indent-tabs-mode: nil
846// End:
847
848// vim: filetype=cpp:expandtab:shiftwidth=4:tabstop=4:softtabstop=4
Note: See TracBrowser for help on using the repository browser.