source: branches/ODCCP/modules/vci_mem_cache/caba/source/include/vci_mem_cache.h @ 453

Last change on this file since 453 was 453, checked in by devigne, 11 years ago

Rename dspin_dhccp_param into dspin_odccp_param
File size: 46.5 KB
Line 
1/* -*- c++ -*-
2 * File         : vci_mem_cache.h
3 * Date         : 26/10/2008
4 * Copyright    : UPMC / LIP6
5 * Authors      : Alain Greiner / Eric Guthmuller
6 *
7 * SOCLIB_LGPL_HEADER_BEGIN
8 *
9 * This file is part of SoCLib, GNU LGPLv2.1.
10 *
11 * SoCLib is free software; you can redistribute it and/or modify it
12 * under the terms of the GNU Lesser General Public License as published
13 * by the Free Software Foundation; version 2.1 of the License.
14 *
15 * SoCLib is distributed in the hope that it will be useful, but
16 * WITHOUT ANY WARRANTY; without even the implied warranty of
17 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
18 * Lesser General Public License for more details.
19 *
20 * You should have received a copy of the GNU Lesser General Public
21 * License along with SoCLib; if not, write to the Free Software
22 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
23 * 02110-1301 USA
24 *
25 * SOCLIB_LGPL_HEADER_END
26 *
27 * Maintainers: alain eric.guthmuller@polytechnique.edu
28 *              cesar.fuguet-tortolero@lip6.fr
29 *              alexandre.joannou@lip6.fr
30 */
31
32#ifndef SOCLIB_CABA_MEM_CACHE_H
33#define SOCLIB_CABA_MEM_CACHE_H
34
35#include <inttypes.h>
36#include <systemc>
37#include <list>
38#include <cassert>
39#include "arithmetics.h"
40#include "alloc_elems.h"
41#include "caba_base_module.h"
42#include "vci_target.h"
43#include "vci_initiator.h"
44#include "generic_fifo.h"
45#include "mapping_table.h"
46#include "int_tab.h"
47#include "generic_llsc_global_table.h"
48#include "mem_cache_directory.h"
49#include "xram_transaction.h"
50#include "update_tab.h"
51#include "dspin_interface.h"
52#include "dspin_odccp_param.h"
53
54#define TRT_ENTRIES      4      // Number of entries in TRT
55#define UPT_ENTRIES      4      // Number of entries in UPT
56#define HEAP_ENTRIES     1024   // Number of entries in HEAP
57
58namespace soclib {  namespace caba {
59
60  using namespace sc_core;
61
62  template<typename vci_param_int, 
63           typename vci_param_ext,
64           size_t   dspin_in_width,
65           size_t   dspin_out_width>
66    class VciMemCache
67    : public soclib::caba::BaseModule
68    {
69      typedef typename vci_param_int::fast_addr_t  addr_t;
70
71      typedef typename sc_dt::sc_uint<64>          wide_data_t;
72
73      typedef uint32_t data_t;
74      typedef uint32_t tag_t;
75      typedef uint32_t be_t;
76      typedef uint32_t copy_t;
77
78      /* States of the TGT_CMD fsm */
79      enum tgt_cmd_fsm_state_e
80      {
81        TGT_CMD_IDLE,
82        TGT_CMD_ERROR,
83        TGT_CMD_READ,
84        TGT_CMD_WRITE,
85        TGT_CMD_CAS,
86        TGT_CMD_CONFIG
87      };
88
89      /* States of the TGT_RSP fsm */
90      enum tgt_rsp_fsm_state_e
91      {
92        TGT_RSP_CONFIG_IDLE,
93        TGT_RSP_TGT_CMD_IDLE,
94        TGT_RSP_READ_IDLE,
95        TGT_RSP_WRITE_IDLE,
96        TGT_RSP_CAS_IDLE,
97        TGT_RSP_XRAM_IDLE,
98        TGT_RSP_MULTI_ACK_IDLE,
99        TGT_RSP_CLEANUP_IDLE,
100        TGT_RSP_CONFIG,
101        TGT_RSP_TGT_CMD,
102        TGT_RSP_READ,
103        TGT_RSP_WRITE,
104        TGT_RSP_CAS,
105        TGT_RSP_XRAM,
106        TGT_RSP_MULTI_ACK,
107        TGT_RSP_CLEANUP
108      };
109
110      /* States of the DSPIN_TGT fsm */
111      enum cc_receive_fsm_state_e
112      {
113        CC_RECEIVE_IDLE,
114        CC_RECEIVE_CLEANUP,
115        CC_RECEIVE_CLEANUP_EOP,
116        CC_RECEIVE_MULTI_ACK
117      };
118
119      /* States of the CC_SEND fsm */
120      enum cc_send_fsm_state_e
121      {
122        CC_SEND_CONFIG_IDLE,
123        CC_SEND_XRAM_RSP_IDLE,
124        CC_SEND_WRITE_IDLE,
125        CC_SEND_CAS_IDLE,
126        CC_SEND_CLEANUP_IDLE,
127        CC_SEND_CONFIG_INVAL_HEADER,
128        CC_SEND_CONFIG_INVAL_NLINE,
129        CC_SEND_CONFIG_BRDCAST_HEADER,
130        CC_SEND_CONFIG_BRDCAST_NLINE,
131        CC_SEND_CLEANUP_ACK,
132        CC_SEND_XRAM_RSP_BRDCAST_HEADER,
133        CC_SEND_XRAM_RSP_BRDCAST_NLINE,
134        CC_SEND_XRAM_RSP_INVAL_HEADER,
135        CC_SEND_XRAM_RSP_INVAL_NLINE,
136        CC_SEND_WRITE_BRDCAST_HEADER,
137        CC_SEND_WRITE_BRDCAST_NLINE,
138        CC_SEND_WRITE_UPDT_HEADER,
139        CC_SEND_WRITE_UPDT_NLINE,
140        CC_SEND_WRITE_UPDT_DATA,
141        CC_SEND_CAS_BRDCAST_HEADER,
142        CC_SEND_CAS_BRDCAST_NLINE,
143        CC_SEND_CAS_UPDT_HEADER,
144        CC_SEND_CAS_UPDT_NLINE,
145        CC_SEND_CAS_UPDT_DATA,
146        CC_SEND_CAS_UPDT_DATA_HIGH
147      };
148
149      /* States of the MULTI_ACK fsm */
150      enum multi_ack_fsm_state_e
151      {
152        MULTI_ACK_IDLE,
153        MULTI_ACK_UPT_LOCK,
154        MULTI_ACK_UPT_CLEAR,
155        MULTI_ACK_WRITE_RSP,
156        MULTI_ACK_CONFIG_ACK
157      };
158
159      /* States of the CONFIG fsm */
160      enum config_fsm_state_e
161      {
162        CONFIG_IDLE,
163        CONFIG_LOOP,
164        CONFIG_RSP,
165        CONFIG_DIR_REQ,
166        CONFIG_DIR_ACCESS,
167        CONFIG_DIR_UPT_LOCK,
168        CONFIG_BC_SEND,
169        CONFIG_BC_WAIT,
170        CONFIG_INV_SEND,
171        CONFIG_HEAP_REQ,
172        CONFIG_HEAP_SCAN,
173        CONFIG_HEAP_LAST,
174        CONFIG_INV_WAIT
175      };
176
177      /* States of the READ fsm */
178      enum read_fsm_state_e
179      {
180        READ_IDLE,
181        READ_DIR_REQ,
182        READ_DIR_LOCK,
183        READ_DIR_HIT,
184        READ_HEAP_REQ,
185        READ_HEAP_LOCK,
186        READ_HEAP_WRITE,
187        READ_HEAP_ERASE,
188        READ_HEAP_LAST,
189        READ_RSP,
190        READ_TRT_LOCK,
191        READ_TRT_SET,
192        READ_TRT_REQ
193      };
194
195      /* States of the WRITE fsm */
196      enum write_fsm_state_e
197      {
198        WRITE_IDLE,
199        WRITE_NEXT,
200        WRITE_DIR_REQ,
201        WRITE_DIR_LOCK,
202        WRITE_DIR_READ,
203        WRITE_DIR_HIT,
204        WRITE_UPT_LOCK,
205        WRITE_UPT_HEAP_LOCK,
206        WRITE_UPT_REQ,
207        WRITE_UPT_NEXT,
208        WRITE_UPT_DEC,
209        WRITE_RSP,
210        WRITE_MISS_TRT_LOCK,
211        WRITE_MISS_TRT_DATA,
212        WRITE_MISS_TRT_SET,
213        WRITE_MISS_XRAM_REQ,
214        WRITE_BC_TRT_LOCK,
215        WRITE_BC_UPT_LOCK,
216        WRITE_BC_DIR_INVAL,
217        WRITE_BC_CC_SEND,
218        WRITE_BC_XRAM_REQ,
219        WRITE_WAIT
220      };
221
222      /* States of the IXR_RSP fsm */
223      enum ixr_rsp_fsm_state_e
224      {
225        IXR_RSP_IDLE,
226        IXR_RSP_ACK,
227        IXR_RSP_TRT_ERASE,
228        IXR_RSP_TRT_READ
229      };
230
231      /* States of the XRAM_RSP fsm */
232      enum xram_rsp_fsm_state_e
233      {
234        XRAM_RSP_IDLE,
235        XRAM_RSP_TRT_COPY,
236        XRAM_RSP_TRT_DIRTY,
237        XRAM_RSP_DIR_LOCK,
238        XRAM_RSP_DIR_UPDT,
239        XRAM_RSP_DIR_RSP,
240        XRAM_RSP_INVAL_LOCK,
241        XRAM_RSP_INVAL_WAIT,
242        XRAM_RSP_INVAL,
243        XRAM_RSP_WRITE_DIRTY,
244        XRAM_RSP_HEAP_REQ,
245        XRAM_RSP_HEAP_ERASE,
246        XRAM_RSP_HEAP_LAST,
247        XRAM_RSP_ERROR_ERASE,
248        XRAM_RSP_ERROR_RSP
249      };
250
251      /* States of the IXR_CMD fsm */
252      enum ixr_cmd_fsm_state_e
253      {
254        IXR_CMD_READ_IDLE,
255        IXR_CMD_WRITE_IDLE,
256        IXR_CMD_CAS_IDLE,
257        IXR_CMD_XRAM_IDLE,
258        IXR_CMD_CLEANUP_IDLE,
259        IXR_CMD_READ,
260        IXR_CMD_WRITE,
261        IXR_CMD_CAS,
262        IXR_CMD_XRAM,
263        IXR_CMD_CLEANUP_DATA
264      };
265
266      /* States of the CAS fsm */
267      enum cas_fsm_state_e
268      {
269        CAS_IDLE,
270        CAS_DIR_REQ,
271        CAS_DIR_LOCK,
272        CAS_DIR_HIT_READ,
273        CAS_DIR_HIT_COMPARE,
274        CAS_DIR_HIT_WRITE,
275        CAS_UPT_LOCK,
276        CAS_UPT_HEAP_LOCK,
277        CAS_UPT_REQ,
278        CAS_UPT_NEXT,
279        CAS_BC_TRT_LOCK,
280        CAS_BC_UPT_LOCK,
281        CAS_BC_DIR_INVAL,
282        CAS_BC_CC_SEND,
283        CAS_BC_XRAM_REQ,
284        CAS_RSP_FAIL,
285        CAS_RSP_SUCCESS,
286        CAS_MISS_TRT_LOCK,
287        CAS_MISS_TRT_SET,
288        CAS_MISS_XRAM_REQ,
289        CAS_WAIT
290      };
291
292      /* States of the CLEANUP fsm */
293      enum cleanup_fsm_state_e
294      {
295        CLEANUP_IDLE,
296        CLEANUP_GET_NLINE,
297        CLEANUP_GET_DATA,
298        CLEANUP_DIR_REQ,
299        CLEANUP_DIR_LOCK,
300        CLEANUP_DIR_WRITE,
301        CLEANUP_HEAP_REQ,
302        CLEANUP_HEAP_LOCK,
303        CLEANUP_HEAP_SEARCH,
304        CLEANUP_HEAP_CLEAN,
305        CLEANUP_HEAP_FREE,
306        CLEANUP_UPT_LOCK,
307        CLEANUP_UPT_DECREMENT,
308        CLEANUP_UPT_CLEAR,
309        CLEANUP_WRITE_RSP,
310        CLEANUP_CONFIG_ACK,
311        CLEANUP_IXR_REQ,
312        CLEANUP_WAIT,
313        CLEANUP_SEND_CLACK
314      };
315
316      /* States of the ALLOC_DIR fsm */
317      enum alloc_dir_fsm_state_e
318      {
319        ALLOC_DIR_RESET,
320        ALLOC_DIR_CONFIG,
321        ALLOC_DIR_READ,
322        ALLOC_DIR_WRITE,
323        ALLOC_DIR_CAS,
324        ALLOC_DIR_CLEANUP,
325        ALLOC_DIR_XRAM_RSP
326      };
327
328      /* States of the ALLOC_TRT fsm */
329      enum alloc_trt_fsm_state_e
330      {
331        ALLOC_TRT_READ,
332        ALLOC_TRT_WRITE,
333        ALLOC_TRT_CAS,
334        ALLOC_TRT_XRAM_RSP,
335        ALLOC_TRT_IXR_RSP,
336        ALLOC_TRT_CLEANUP
337      };
338
339      /* States of the ALLOC_UPT fsm */
340      enum alloc_upt_fsm_state_e
341      {
342        ALLOC_UPT_CONFIG,
343        ALLOC_UPT_WRITE,
344        ALLOC_UPT_XRAM_RSP,
345        ALLOC_UPT_MULTI_ACK,
346        ALLOC_UPT_CLEANUP,
347        ALLOC_UPT_CAS
348      };
349
350      /* States of the ALLOC_HEAP fsm */
351      enum alloc_heap_fsm_state_e
352      {
353        ALLOC_HEAP_RESET,
354        ALLOC_HEAP_READ,
355        ALLOC_HEAP_WRITE,
356        ALLOC_HEAP_CAS,
357        ALLOC_HEAP_CLEANUP,
358        ALLOC_HEAP_XRAM_RSP,
359        ALLOC_HEAP_CONFIG
360      };
361
362      /* transaction type, pktid field */
363      enum transaction_type_e
364      {
365          // b3 unused
366          // b2 READ / NOT READ
367          // Si READ
368          //  b1 DATA / INS
369          //  b0 UNC / MISS
370          // Si NOT READ
371          //  b1 accÚs table llsc type SW / other
372          //  b2 WRITE/CAS/LL/SC
373          TYPE_READ_DATA_UNC          = 0x0,
374          TYPE_READ_DATA_MISS         = 0x1,
375          TYPE_READ_INS_UNC           = 0x2,
376          TYPE_READ_INS_MISS          = 0x3,
377          TYPE_WRITE                  = 0x4,
378          TYPE_CAS                    = 0x5,
379          TYPE_LL                     = 0x6,
380          TYPE_SC                     = 0x7
381      };
382
383      /* SC return values */
384      enum sc_status_type_e
385      {
386          SC_SUCCESS  =   0x00000000,
387          SC_FAIL     =   0x00000001
388      };
389
390      /* Configuration commands */
391      enum cmd_config_type_e
392      {
393          CMD_CONFIG_INVAL = 0,
394          CMD_CONFIG_SYNC  = 1
395      };
396
397      // debug variables (for each FSM)
398      bool         m_debug;
399      bool         m_debug_previous_hit;
400      size_t       m_debug_previous_count;
401
402      bool         m_monitor_ok;
403      addr_t       m_monitor_base;
404      addr_t       m_monitor_length;
405
406      // instrumentation counters
407      uint32_t     m_cpt_cycles;        // Counter of cycles
408
409      uint32_t     m_cpt_read;          // Number of READ transactions
410      uint32_t     m_cpt_read_remote;   // number of remote READ transactions
411      uint32_t     m_cpt_read_flits;    // number of flits for READs
412      uint32_t     m_cpt_read_cost;     // Number of (flits * distance) for READs
413
414      uint32_t     m_cpt_read_miss;     // Number of MISS READ
415
416      uint32_t     m_cpt_write;         // Number of WRITE transactions
417      uint32_t     m_cpt_write_remote;  // number of remote WRITE transactions
418      uint32_t     m_cpt_write_flits;   // number of flits for WRITEs
419      uint32_t     m_cpt_write_cost;    // Number of (flits * distance) for WRITEs
420
421      uint32_t     m_cpt_write_miss;    // Number of MISS WRITE
422      uint32_t     m_cpt_write_cells;   // Cumulated length for WRITE transactions
423      uint32_t     m_cpt_write_dirty;   // Cumulated length for WRITE transactions
424      uint32_t     m_cpt_update;        // Number of UPDATE transactions
425      uint32_t     m_cpt_trt_rb;        // Read blocked by a hit in trt
426      uint32_t     m_cpt_trt_full;      // Transaction blocked due to a full trt
427      uint32_t     m_cpt_update_mult;   // Number of targets for UPDATE
428      uint32_t     m_cpt_inval;         // Number of INVAL  transactions
429      uint32_t     m_cpt_inval_mult;    // Number of targets for INVAL
430      uint32_t     m_cpt_inval_brdcast; // Number of BROADCAST INVAL
431      uint32_t     m_cpt_cleanup;       // Number of CLEANUP transactions
432      uint32_t     m_cpt_cleanup_data;  // Number of CLEANUP WITH DATA transactions
433      uint32_t     m_cpt_ll;            // Number of LL transactions
434      uint32_t     m_cpt_sc;            // Number of SC transactions
435      uint32_t     m_cpt_cas;           // Number of CAS transactions
436     
437      uint32_t     m_cpt_read_fsm_dir_lock;        // wait DIR LOCK
438      uint32_t     m_cpt_read_fsm_n_dir_lock;      // NB DIR LOCK
439      uint32_t     m_cpt_write_fsm_dir_lock;       // wait DIR LOCK
440      uint32_t     m_cpt_write_fsm_n_dir_lock;     // NB DIR LOCK
441      uint32_t     m_cpt_xram_rsp_fsm_dir_lock;    // wait DIR LOCK
442      uint32_t     m_cpt_xram_rsp_fsm_n_dir_lock;  // NB DIR LOCK
443      uint32_t     m_cpt_cas_fsm_dir_lock;         // wait DIR LOCK
444      uint32_t     m_cpt_cas_fsm_n_dir_lock;       // NB DIR LOCK
445      uint32_t     m_cpt_cleanup_fsm_dir_lock;     // wait DIR LOCK
446      uint32_t     m_cpt_cleanup_fsm_n_dir_lock;   // NB DIR LOCK
447     
448      uint32_t     m_cpt_dir_unused;            // NB cycles DIR LOCK unused
449      uint32_t     m_cpt_read_fsm_dir_used;     // NB cycles DIR LOCK used
450      uint32_t     m_cpt_write_fsm_dir_used;    // NB cycles DIR LOCK used
451      uint32_t     m_cpt_cas_fsm_dir_used;      // NB cycles DIR LOCK used
452      uint32_t     m_cpt_xram_rsp_fsm_dir_used; // NB cycles DIR LOCK used
453      uint32_t     m_cpt_cleanup_fsm_dir_used;  // NB cycles DIR LOCK used
454
455      uint32_t     m_cpt_read_fsm_trt_lock;      // wait TRT LOCK
456      uint32_t     m_cpt_write_fsm_trt_lock;     // wait TRT LOCK
457      uint32_t     m_cpt_cas_fsm_trt_lock;       // wait TRT LOCK
458      uint32_t     m_cpt_xram_rsp_fsm_trt_lock;  // wait TRT LOCK
459      uint32_t     m_cpt_ixr_fsm_trt_lock;       // wait TRT LOCK
460     
461      uint32_t     m_cpt_read_fsm_n_trt_lock;      // NB TRT LOCK
462      uint32_t     m_cpt_write_fsm_n_trt_lock;     // NB TRT LOCK
463      uint32_t     m_cpt_cas_fsm_n_trt_lock;       // NB TRT LOCK
464      uint32_t     m_cpt_xram_rsp_fsm_n_trt_lock;  // NB TRT LOCK
465      uint32_t     m_cpt_ixr_fsm_n_trt_lock;       // NB TRT LOCK
466
467      uint32_t     m_cpt_read_fsm_trt_used;      // NB cycles TRT LOCK used
468      uint32_t     m_cpt_write_fsm_trt_used;     // NB cycles TRT LOCK used
469      uint32_t     m_cpt_cas_fsm_trt_used;       // NB cycles TRT LOCK used
470      uint32_t     m_cpt_xram_rsp_fsm_trt_used;  // NB cycles TRT LOCK used
471      uint32_t     m_cpt_ixr_fsm_trt_used;       // NB cycles TRT LOCK used
472     
473      uint32_t     m_cpt_trt_unused;            // NB cycles TRT LOCK unused
474
475      uint32_t     m_cpt_write_fsm_upt_lock;     // wait UPT LOCK
476      uint32_t     m_cpt_xram_rsp_fsm_upt_lock;  // wait UPT LOCK
477      uint32_t     m_cpt_multi_ack_fsm_upt_lock; // wait UPT LOCK
478      uint32_t     m_cpt_cleanup_fsm_upt_lock;   // wait UPT LOCK
479      uint32_t     m_cpt_cas_fsm_upt_lock;       // wait UPT LOCK
480     
481      uint32_t     m_cpt_write_fsm_n_upt_lock;     // NB UPT LOCK
482      uint32_t     m_cpt_xram_rsp_fsm_n_upt_lock;  // NB UPT LOCK
483      uint32_t     m_cpt_multi_ack_fsm_n_upt_lock; // NB UPT LOCK
484      uint32_t     m_cpt_cleanup_fsm_n_upt_lock;   // NB UPT LOCK
485      uint32_t     m_cpt_cas_fsm_n_upt_lock;       // NB UPT LOCK
486     
487      uint32_t     m_cpt_write_fsm_upt_used;     // NB cycles UPT LOCK used
488      uint32_t     m_cpt_xram_rsp_fsm_upt_used;  // NB cycles UPT LOCK used
489      uint32_t     m_cpt_multi_ack_fsm_upt_used; // NB cycles UPT LOCK used
490      uint32_t     m_cpt_cleanup_fsm_upt_used;   // NB cycles UPT LOCK used
491      uint32_t     m_cpt_cas_fsm_upt_used;       // NB cycles UPT LOCK used
492     
493      uint32_t     m_cpt_upt_unused;            // NB cycles UPT LOCK unused
494
495      uint32_t     m_cpt_read_fsm_heap_lock;     // wait HEAP LOCK
496      uint32_t     m_cpt_write_fsm_heap_lock;    // wait HEAP LOCK
497      uint32_t     m_cpt_cas_fsm_heap_lock;      // wait HEAP LOCK
498      uint32_t     m_cpt_cleanup_fsm_heap_lock;  // wait HEAP LOCK
499      uint32_t     m_cpt_xram_rsp_fsm_heap_lock; // wait HEAP LOCK
500     
501      uint32_t     m_cpt_read_fsm_n_heap_lock;     // NB HEAP LOCK
502      uint32_t     m_cpt_write_fsm_n_heap_lock;    // NB HEAP LOCK
503      uint32_t     m_cpt_cas_fsm_n_heap_lock;      // NB HEAP LOCK
504      uint32_t     m_cpt_cleanup_fsm_n_heap_lock;  // NB HEAP LOCK
505      uint32_t     m_cpt_xram_rsp_fsm_n_heap_lock; // NB HEAP LOCK
506     
507      uint32_t     m_cpt_read_fsm_heap_used;     // NB cycles HEAP LOCK used
508      uint32_t     m_cpt_write_fsm_heap_used;    // NB cycles HEAP LOCK used
509      uint32_t     m_cpt_cas_fsm_heap_used;      // NB cycles HEAP LOCK used
510      uint32_t     m_cpt_cleanup_fsm_heap_used;  // NB cycles HEAP LOCK used
511      uint32_t     m_cpt_xram_rsp_fsm_heap_used; // NB cycles HEAP LOCK used
512     
513      uint32_t     m_cpt_heap_unused;            // NB cycles HEAP LOCK unused
514
515      uint32_t     m_cpt_cleanup_cost;  // Number of (flits * distance) for CLEANUPs
516
517      uint32_t     m_cpt_update_flits;  // Number of flits for UPDATEs
518      uint32_t     m_cpt_update_cost;   // Number of (flits * distance) for UPDATEs
519
520      uint32_t     m_cpt_inval_cost;    // Number of (flits * distance) for INVALs
521
522      uint32_t     m_cpt_get;
523
524      uint32_t     m_cpt_put;
525
526      size_t       m_prev_count;
527
528      protected:
529
530      SC_HAS_PROCESS(VciMemCache);
531
532      public:
533      sc_in<bool>                                 p_clk;
534      sc_in<bool>                                 p_resetn;
535      soclib::caba::VciTarget<vci_param_int>      p_vci_tgt;
536      soclib::caba::VciInitiator<vci_param_ext>   p_vci_ixr;
537      soclib::caba::DspinInput<dspin_in_width>    p_dspin_in;
538      soclib::caba::DspinOutput<dspin_out_width>  p_dspin_out;
539
540      VciMemCache(
541          sc_module_name name,                                // Instance Name
542          const soclib::common::MappingTable &mtp,            // Mapping table INT network
543          const soclib::common::MappingTable &mtx,            // Mapping table RAM network
544          const soclib::common::IntTab       &srcid_x,        // global index RAM network
545          const soclib::common::IntTab       &tgtid_d,        // global index INT network
546          const size_t                       cc_global_id,    // global index CC network
547          const size_t                       nways,           // Number of ways per set
548          const size_t                       nsets,           // Number of sets
549          const size_t                       nwords,          // Number of words per line
550          const size_t                       max_copies,      // max number of copies
551          const size_t                       heap_size=HEAP_ENTRIES,
552          const size_t                       trt_lines=TRT_ENTRIES, 
553          const size_t                       upt_lines=UPT_ENTRIES,     
554          const size_t                       debug_start_cycle=0,
555          const bool                         debug_ok=false );
556
557      ~VciMemCache();
558
559      void clear_stats();
560      void print_stats();
561      void print_trace();
562      void copies_monitor(addr_t addr);
563      void start_monitor(addr_t addr, addr_t length);
564      void stop_monitor();
565
566      private:
567
568      void transition();
569      void genMoore();
570      void check_monitor( const char *buf, addr_t addr, data_t data, bool read);
571
572      // Component attributes
573      std::list<soclib::common::Segment> m_seglist;          // segments allocated
574      size_t                             m_nseg;             // number of segments
575      soclib::common::Segment            **m_seg;            // array of segments pointers
576      size_t                             m_seg_config;       // config segment index
577      const size_t                       m_srcid_x;          // global index on RAM network
578      const size_t                       m_initiators;       // Number of initiators
579      const size_t                       m_heap_size;        // Size of the heap
580      const size_t                       m_ways;             // Number of ways in a set
581      const size_t                       m_sets;             // Number of cache sets
582      const size_t                       m_words;            // Number of words in a line
583      const size_t                       m_cc_global_id;     // global_index on cc network
584      size_t                             m_debug_start_cycle;
585      bool                               m_debug_ok;
586      uint32_t                           m_trt_lines;
587      TransactionTab                     m_trt;              // xram transaction table
588      uint32_t                           m_upt_lines;
589      UpdateTab                          m_upt;              // pending update & invalidate
590      CacheDirectory                     m_cache_directory;  // data cache directory
591      CacheData                          m_cache_data;       // data array[set][way][word]
592      HeapDirectory                      m_heap;             // heap for copies
593      size_t                             m_max_copies;       // max number of copies in heap
594      GenericLLSCGlobalTable
595      < 32  ,    // number of slots
596        4096,    // number of processors in the system
597        8000,    // registration life (# of LL operations)
598        addr_t >                         m_llsc_table;       // ll/sc registration table
599
600      // adress masks
601      const soclib::common::AddressMaskingTable<addr_t>   m_x;
602      const soclib::common::AddressMaskingTable<addr_t>   m_y;
603      const soclib::common::AddressMaskingTable<addr_t>   m_z;
604      const soclib::common::AddressMaskingTable<addr_t>   m_nline;
605
606      // broadcast address
607      uint32_t                           m_broadcast_boundaries;
608
609      //////////////////////////////////////////////////
610      // Registers controlled by the TGT_CMD fsm
611      //////////////////////////////////////////////////
612
613      sc_signal<int>         r_tgt_cmd_fsm;
614
615      // Fifo between TGT_CMD fsm and READ fsm
616      GenericFifo<addr_t>    m_cmd_read_addr_fifo;
617      GenericFifo<size_t>    m_cmd_read_length_fifo;
618      GenericFifo<size_t>    m_cmd_read_srcid_fifo;
619      GenericFifo<size_t>    m_cmd_read_trdid_fifo;
620      GenericFifo<size_t>    m_cmd_read_pktid_fifo;
621
622      // Fifo between TGT_CMD fsm and WRITE fsm
623      GenericFifo<addr_t>    m_cmd_write_addr_fifo;
624      GenericFifo<bool>      m_cmd_write_eop_fifo;
625      GenericFifo<size_t>    m_cmd_write_srcid_fifo;
626      GenericFifo<size_t>    m_cmd_write_trdid_fifo;
627      GenericFifo<size_t>    m_cmd_write_pktid_fifo;
628      GenericFifo<data_t>    m_cmd_write_data_fifo;
629      GenericFifo<be_t>      m_cmd_write_be_fifo;
630
631      // Fifo between TGT_CMD fsm and CAS fsm
632      GenericFifo<addr_t>    m_cmd_cas_addr_fifo;
633      GenericFifo<bool>      m_cmd_cas_eop_fifo;
634      GenericFifo<size_t>    m_cmd_cas_srcid_fifo;
635      GenericFifo<size_t>    m_cmd_cas_trdid_fifo;
636      GenericFifo<size_t>    m_cmd_cas_pktid_fifo;
637      GenericFifo<data_t>    m_cmd_cas_wdata_fifo;
638
639      // Fifo between CC_RECEIVE fsm and CLEANUP fsm
640      GenericFifo<uint64_t>  m_cc_receive_to_cleanup_fifo;
641     
642      // Fifo between CC_RECEIVE fsm and MULTI_ACK fsm
643      GenericFifo<uint64_t>  m_cc_receive_to_multi_ack_fifo;
644
645      // Buffer between TGT_CMD fsm and TGT_RSP fsm
646      // (segmentation violation response request)
647      sc_signal<bool>     r_tgt_cmd_to_tgt_rsp_req;
648
649      sc_signal<uint32_t> r_tgt_cmd_to_tgt_rsp_rdata;
650      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_error;
651      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_srcid;
652      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_trdid;
653      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_pktid;
654
655      sc_signal<addr_t>   r_tgt_cmd_config_addr;
656      sc_signal<size_t>   r_tgt_cmd_config_cmd;
657
658      ///////////////////////////////////////////////////////
659      // Registers controlled by the CONFIG fsm
660      ///////////////////////////////////////////////////////
661
662      sc_signal<int>      r_config_fsm;            // FSM state
663      sc_signal<bool>     r_config_lock;           // lock protecting exclusive access
664      sc_signal<int>      r_config_cmd;            // config request status
665      sc_signal<addr_t>   r_config_address;        // target buffer physical address
666      sc_signal<size_t>   r_config_srcid;          // config request srcid
667      sc_signal<size_t>   r_config_trdid;          // config request trdid
668      sc_signal<size_t>   r_config_pktid;          // config request pktid
669      sc_signal<size_t>   r_config_nlines;         // number of lines covering the buffer
670      sc_signal<size_t>   r_config_dir_way;        // DIR: selected way
671      sc_signal<size_t>   r_config_dir_count;      // DIR: number of copies
672      sc_signal<bool>     r_config_dir_is_cnt;     // DIR: counter mode (broadcast required)
673      sc_signal<size_t>   r_config_dir_copy_srcid; // DIR: first copy SRCID
674      sc_signal<bool>     r_config_dir_copy_inst;  // DIR: first copy L1 type
675      sc_signal<size_t>   r_config_dir_next_ptr;   // DIR: index of next copy in HEAP
676      sc_signal<size_t>   r_config_heap_next;      // current pointer to scan HEAP
677
678      sc_signal<size_t>   r_config_upt_index;  // UPT index
679
680      // Buffer between CONFIG fsm and TGT_RSP fsm (send a done response to L1 cache)
681      sc_signal<bool>     r_config_to_tgt_rsp_req;    // valid request
682      sc_signal<bool>     r_config_to_tgt_rsp_error;  // error response
683      sc_signal<size_t>   r_config_to_tgt_rsp_srcid;  // Transaction srcid
684      sc_signal<size_t>   r_config_to_tgt_rsp_trdid;  // Transaction trdid
685      sc_signal<size_t>   r_config_to_tgt_rsp_pktid;  // Transaction pktid
686
687      // Buffer between CONFIG fsm and CC_SEND fsm (multi-inval / broadcast-inval)
688      sc_signal<bool>     r_config_to_cc_send_multi_req;    // multi-inval request
689      sc_signal<bool>     r_config_to_cc_send_brdcast_req;  // broadcast-inval request
690      sc_signal<addr_t>   r_config_to_cc_send_nline;        // line index
691      sc_signal<size_t>   r_config_to_cc_send_trdid;        // UPT index
692      GenericFifo<bool>   m_config_to_cc_send_inst_fifo;    // fifo for the L1 type
693      GenericFifo<size_t> m_config_to_cc_send_srcid_fifo;   // fifo for owners srcid
694
695#if L1_MULTI_CACHE
696      GenericFifo<size_t> m_config_to_cc_send_cache_id_fifo; // fifo for cache_id
697#endif
698
699      ///////////////////////////////////////////////////////
700      // Registers controlled by the READ fsm
701      ///////////////////////////////////////////////////////
702
703      sc_signal<int>      r_read_fsm;          // FSM state
704      sc_signal<size_t>   r_read_copy;         // Srcid of the first copy
705      sc_signal<size_t>   r_read_copy_cache;   // Srcid of the first copy
706      sc_signal<bool>     r_read_copy_inst;    // Type of the first copy
707      sc_signal<tag_t>    r_read_tag;          // cache line tag (in directory)
708      sc_signal<bool>     r_read_is_cnt;       // is_cnt bit (in directory)
709      sc_signal<bool>     r_read_lock;         // lock bit (in directory)
710      sc_signal<bool>     r_read_dirty;        // dirty bit (in directory)
711      sc_signal<size_t>   r_read_count;        // number of copies
712      sc_signal<size_t>   r_read_ptr;          // pointer to the heap
713      sc_signal<data_t> * r_read_data;         // data (one cache line)
714      sc_signal<size_t>   r_read_way;          // associative way (in cache)
715      sc_signal<size_t>   r_read_trt_index;    // Transaction Table index
716      sc_signal<size_t>   r_read_next_ptr;     // Next entry to point to
717      sc_signal<bool>     r_read_last_free;    // Last free entry
718      sc_signal<addr_t>   r_read_ll_key;       // LL key from the llsc_global_table
719
720      // Buffer between READ fsm and IXR_CMD fsm (ask a missing cache line to XRAM)
721      sc_signal<bool>     r_read_to_ixr_cmd_req;    // valid request
722      sc_signal<addr_t>   r_read_to_ixr_cmd_nline;  // cache line index
723      sc_signal<size_t>   r_read_to_ixr_cmd_trdid;  // index in Transaction Table
724
725      // Buffer between READ fsm and TGT_RSP fsm (send a hit read response to L1 cache)
726      sc_signal<bool>     r_read_to_tgt_rsp_req;    // valid request
727      sc_signal<size_t>   r_read_to_tgt_rsp_srcid;  // Transaction srcid
728      sc_signal<size_t>   r_read_to_tgt_rsp_trdid;  // Transaction trdid
729      sc_signal<size_t>   r_read_to_tgt_rsp_pktid;  // Transaction pktid
730      sc_signal<data_t> * r_read_to_tgt_rsp_data;   // data (one cache line)
731      sc_signal<size_t>   r_read_to_tgt_rsp_word;   // first word of the response
732      sc_signal<size_t>   r_read_to_tgt_rsp_length; // length of the response
733      sc_signal<addr_t>   r_read_to_tgt_rsp_ll_key; // LL key from the llsc_global_table
734
735      ///////////////////////////////////////////////////////////////
736      // Registers controlled by the WRITE fsm
737      ///////////////////////////////////////////////////////////////
738
739      sc_signal<int>      r_write_fsm;        // FSM state
740      sc_signal<addr_t>   r_write_address;    // first word address
741      sc_signal<size_t>   r_write_word_index; // first word index in line
742      sc_signal<size_t>   r_write_word_count; // number of words in line
743      sc_signal<size_t>   r_write_srcid;      // transaction srcid
744      sc_signal<size_t>   r_write_trdid;      // transaction trdid
745      sc_signal<size_t>   r_write_pktid;      // transaction pktid
746      sc_signal<data_t> * r_write_data;       // data (one cache line)
747      sc_signal<be_t>   * r_write_be;         // one byte enable per word
748      sc_signal<bool>     r_write_byte;       // (BE != 0X0) and (BE != 0xF)
749      sc_signal<bool>     r_write_is_cnt;     // is_cnt bit (in directory)
750      sc_signal<bool>     r_write_lock;       // lock bit (in directory)
751      sc_signal<tag_t>    r_write_tag;        // cache line tag (in directory)
752      sc_signal<size_t>   r_write_copy;       // first owner of the line
753      sc_signal<size_t>   r_write_copy_cache; // first owner of the line
754      sc_signal<bool>     r_write_copy_inst;  // is this owner a ICache ?
755      sc_signal<size_t>   r_write_count;      // number of copies
756      sc_signal<size_t>   r_write_ptr;        // pointer to the heap
757      sc_signal<size_t>   r_write_next_ptr;   // next pointer to the heap
758      sc_signal<bool>     r_write_to_dec;     // need to decrement update counter
759      sc_signal<size_t>   r_write_way;        // way of the line
760      sc_signal<size_t>   r_write_trt_index;  // index in Transaction Table
761      sc_signal<size_t>   r_write_upt_index;  // index in Update Table
762      sc_signal<bool>     r_write_sc_fail;    // sc command failed
763      sc_signal<bool>     r_write_pending_sc; // sc command pending
764
765      // Buffer between WRITE fsm and TGT_RSP fsm (acknowledge a write command from L1)
766      sc_signal<bool>     r_write_to_tgt_rsp_req;     // valid request
767      sc_signal<size_t>   r_write_to_tgt_rsp_srcid;   // transaction srcid
768      sc_signal<size_t>   r_write_to_tgt_rsp_trdid;   // transaction trdid
769      sc_signal<size_t>   r_write_to_tgt_rsp_pktid;   // transaction pktid
770      sc_signal<bool>     r_write_to_tgt_rsp_sc_fail; // sc command failed
771
772      // Buffer between WRITE fsm and IXR_CMD fsm (ask a missing cache line to XRAM)
773      sc_signal<bool>     r_write_to_ixr_cmd_req;   // valid request
774      sc_signal<bool>     r_write_to_ixr_cmd_write; // write request
775      sc_signal<addr_t>   r_write_to_ixr_cmd_nline; // cache line index
776      sc_signal<data_t> * r_write_to_ixr_cmd_data;  // cache line data
777      sc_signal<size_t>   r_write_to_ixr_cmd_trdid; // index in Transaction Table
778
779      // Buffer between WRITE fsm and CC_SEND fsm (Update/Invalidate L1 caches)
780      sc_signal<bool>     r_write_to_cc_send_multi_req;     // valid multicast request
781      sc_signal<bool>     r_write_to_cc_send_brdcast_req;   // valid brdcast request
782      sc_signal<addr_t>   r_write_to_cc_send_nline;         // cache line index
783      sc_signal<size_t>   r_write_to_cc_send_trdid;         // index in Update Table
784      sc_signal<data_t> * r_write_to_cc_send_data;          // data (one cache line)
785      sc_signal<be_t>   * r_write_to_cc_send_be;            // word enable
786      sc_signal<size_t>   r_write_to_cc_send_count;         // number of words in line
787      sc_signal<size_t>   r_write_to_cc_send_index;         // index of first word in line
788      GenericFifo<bool>   m_write_to_cc_send_inst_fifo;     // fifo for the L1 type
789      GenericFifo<size_t> m_write_to_cc_send_srcid_fifo;    // fifo for srcids
790
791#if L1_MULTI_CACHE
792      GenericFifo<size_t> m_write_to_cc_send_cache_id_fifo; // fifo for srcids
793#endif
794
795      // Buffer between WRITE fsm and MULTI_ACK fsm (Decrement UPT entry)
796      sc_signal<bool>     r_write_to_multi_ack_req;       // valid request
797      sc_signal<size_t>   r_write_to_multi_ack_upt_index; // index in update table
798
799      /////////////////////////////////////////////////////////
800      // Registers controlled by MULTI_ACK fsm
801      //////////////////////////////////////////////////////////
802
803      sc_signal<int>      r_multi_ack_fsm;       // FSM state
804      sc_signal<size_t>   r_multi_ack_upt_index; // index in the Update Table
805      sc_signal<size_t>   r_multi_ack_srcid;     // pending write srcid
806      sc_signal<size_t>   r_multi_ack_trdid;     // pending write trdid
807      sc_signal<size_t>   r_multi_ack_pktid;     // pending write pktid
808      sc_signal<addr_t>   r_multi_ack_nline;     // pending write nline
809
810      // signaling completion of multi-inval to CONFIG fsm
811      sc_signal<bool>     r_multi_ack_to_config_ack; 
812
813      // Buffer between MULTI_ACK fsm and TGT_RSP fsm (complete write/update transaction)
814      sc_signal<bool>     r_multi_ack_to_tgt_rsp_req;   // valid request
815      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_srcid; // Transaction srcid
816      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_trdid; // Transaction trdid
817      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_pktid; // Transaction pktid
818
819      ///////////////////////////////////////////////////////
820      // Registers controlled by CLEANUP fsm
821      ///////////////////////////////////////////////////////
822
823      sc_signal<int>      r_cleanup_fsm;           // FSM state
824      sc_signal<size_t>   r_cleanup_srcid;         // transaction srcid
825      sc_signal<bool>     r_cleanup_inst;          // Instruction or Data ?
826      sc_signal<size_t>   r_cleanup_way_index;     // L1 Cache Way index
827      sc_signal<addr_t>   r_cleanup_nline;         // cache line index
828
829#if L1_MULTI_CACHE
830      sc_signal<size_t>   r_cleanup_pktid;         // transaction pktid
831#endif
832
833      sc_signal<copy_t>   r_cleanup_copy;          // first copy
834      sc_signal<copy_t>   r_cleanup_copy_cache;    // first copy
835      sc_signal<size_t>   r_cleanup_copy_inst;     // type of the first copy
836      sc_signal<copy_t>   r_cleanup_count;         // number of copies
837      sc_signal<size_t>   r_cleanup_ptr;           // pointer to the heap
838      sc_signal<size_t>   r_cleanup_prev_ptr;      // previous pointer to the heap
839      sc_signal<size_t>   r_cleanup_prev_srcid;    // srcid of previous heap entry
840      sc_signal<size_t>   r_cleanup_prev_cache_id; // srcid of previous heap entry
841      sc_signal<bool>     r_cleanup_prev_inst;     // inst bit of previous heap entry
842      sc_signal<size_t>   r_cleanup_next_ptr;      // next pointer to the heap
843      sc_signal<tag_t>    r_cleanup_tag;           // cache line tag (in directory)
844      sc_signal<bool>     r_cleanup_is_cnt;        // inst bit (in directory)
845      sc_signal<bool>     r_cleanup_lock;          // lock bit (in directory)
846      sc_signal<bool>     r_cleanup_dirty;         // dirty bit (in directory)
847      sc_signal<size_t>   r_cleanup_way;           // associative way (in cache)
848
849      sc_signal<size_t>   r_cleanup_write_srcid;   // srcid of write rsp
850      sc_signal<size_t>   r_cleanup_write_trdid;   // trdid of write rsp
851      sc_signal<size_t>   r_cleanup_write_pktid;   // pktid of write rsp
852
853      sc_signal<bool>     r_cleanup_need_rsp;      // write response required
854      sc_signal<bool>     r_cleanup_need_ack;      // config acknowledge required
855
856      sc_signal<size_t>   r_cleanup_index;         // index of the INVAL line (in the UPT)
857
858      // signaling completion of broadcast-inval to CONFIG fsm
859      sc_signal<bool>     r_cleanup_to_config_ack; 
860       
861      // Buffer between CLEANUP fsm and TGT_RSP fsm (acknowledge a write command from L1)
862      sc_signal<bool>     r_cleanup_to_tgt_rsp_req;   // valid request
863      sc_signal<size_t>   r_cleanup_to_tgt_rsp_srcid; // transaction srcid
864      sc_signal<size_t>   r_cleanup_to_tgt_rsp_trdid; // transaction trdid
865      sc_signal<size_t>   r_cleanup_to_tgt_rsp_pktid; // transaction pktid
866
867      // Buffer between CLEANUP fsm and CC_SEND fsm (acknowledge a cleanup command from L1)
868      sc_signal<bool>     r_cleanup_to_cc_send_req;       // valid request
869      sc_signal<size_t>   r_cleanup_to_cc_send_srcid;     // L1 srcid
870      sc_signal<size_t>   r_cleanup_to_cc_send_set_index; // L1 set index
871      sc_signal<size_t>   r_cleanup_to_cc_send_way_index; // L1 way index
872      sc_signal<bool>     r_cleanup_to_cc_send_inst;      // Instruction Cleanup Ack
873
874      ///////////////////////////////////////////////////////
875      // Registers controlled by CAS fsm
876      ///////////////////////////////////////////////////////
877
878      sc_signal<int>      r_cas_fsm;        // FSM state
879      sc_signal<data_t>   r_cas_wdata;      // write data word
880      sc_signal<data_t> * r_cas_rdata;      // read data word
881      sc_signal<uint32_t> r_cas_lfsr;       // lfsr for random introducing
882      sc_signal<size_t>   r_cas_cpt;        // size of command
883      sc_signal<copy_t>   r_cas_copy;       // Srcid of the first copy
884      sc_signal<copy_t>   r_cas_copy_cache; // Srcid of the first copy
885      sc_signal<bool>     r_cas_copy_inst;  // Type of the first copy
886      sc_signal<size_t>   r_cas_count;      // number of copies
887      sc_signal<size_t>   r_cas_ptr;        // pointer to the heap
888      sc_signal<size_t>   r_cas_next_ptr;   // next pointer to the heap
889      sc_signal<bool>     r_cas_is_cnt;     // is_cnt bit (in directory)
890      sc_signal<bool>     r_cas_dirty;      // dirty bit (in directory)
891      sc_signal<size_t>   r_cas_way;        // way in directory
892      sc_signal<size_t>   r_cas_set;        // set in directory
893      sc_signal<data_t>   r_cas_tag;        // cache line tag (in directory)
894      sc_signal<size_t>   r_cas_trt_index;  // Transaction Table index
895      sc_signal<size_t>   r_cas_upt_index;  // Update Table index
896      sc_signal<data_t> * r_cas_data;       // cache line data
897
898      // Buffer between CAS fsm and IXR_CMD fsm (XRAM write)
899      sc_signal<bool>     r_cas_to_ixr_cmd_req;   // valid request
900      sc_signal<addr_t>   r_cas_to_ixr_cmd_nline; // cache line index
901      sc_signal<size_t>   r_cas_to_ixr_cmd_trdid; // index in Transaction Table
902      sc_signal<bool>     r_cas_to_ixr_cmd_write; // write request
903      sc_signal<data_t> * r_cas_to_ixr_cmd_data;  // cache line data
904
905
906      // Buffer between CAS fsm and TGT_RSP fsm
907      sc_signal<bool>     r_cas_to_tgt_rsp_req;   // valid request
908      sc_signal<data_t>   r_cas_to_tgt_rsp_data;  // read data word
909      sc_signal<size_t>   r_cas_to_tgt_rsp_srcid; // Transaction srcid
910      sc_signal<size_t>   r_cas_to_tgt_rsp_trdid; // Transaction trdid
911      sc_signal<size_t>   r_cas_to_tgt_rsp_pktid; // Transaction pktid
912
913      // Buffer between CAS fsm and CC_SEND fsm (Update/Invalidate L1 caches)
914      sc_signal<bool>     r_cas_to_cc_send_multi_req;     // valid request
915      sc_signal<bool>     r_cas_to_cc_send_brdcast_req;   // brdcast request
916      sc_signal<addr_t>   r_cas_to_cc_send_nline;         // cache line index
917      sc_signal<size_t>   r_cas_to_cc_send_trdid;         // index in Update Table
918      sc_signal<data_t>   r_cas_to_cc_send_wdata;         // data (one word)
919      sc_signal<bool>     r_cas_to_cc_send_is_long;       // it is a 64 bits CAS
920      sc_signal<data_t>   r_cas_to_cc_send_wdata_high;    // data high (one word)
921      sc_signal<size_t>   r_cas_to_cc_send_index;         // index of the word in line
922      GenericFifo<bool>   m_cas_to_cc_send_inst_fifo;     // fifo for the L1 type
923      GenericFifo<size_t> m_cas_to_cc_send_srcid_fifo;    // fifo for srcids
924
925#if L1_MULTI_CACHE
926      GenericFifo<size_t> m_cas_to_cc_send_cache_id_fifo; // fifo for srcids
927#endif
928
929      ////////////////////////////////////////////////////
930      // Registers controlled by the IXR_RSP fsm
931      ////////////////////////////////////////////////////
932
933      sc_signal<int>      r_ixr_rsp_fsm;       // FSM state
934      sc_signal<size_t>   r_ixr_rsp_trt_index; // TRT entry index
935      sc_signal<size_t>   r_ixr_rsp_cpt;       // word counter
936
937      // Buffer between IXR_RSP fsm and XRAM_RSP fsm  (response from the XRAM)
938      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_rok; // A xram response is ready
939      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_no_coherent; // A xram response is ready and no coherent (ODCCP)
940
941      ////////////////////////////////////////////////////
942      // Registers controlled by the XRAM_RSP fsm
943      ////////////////////////////////////////////////////
944
945      sc_signal<int>      r_xram_rsp_fsm;               // FSM state
946      sc_signal<size_t>   r_xram_rsp_trt_index;         // TRT entry index
947      TransactionTabEntry r_xram_rsp_trt_buf;           // TRT entry local buffer
948      sc_signal<bool>     r_xram_rsp_victim_inval;      // victim line invalidate
949      sc_signal<bool>     r_xram_rsp_victim_coherent;   // victim line coherent
950      sc_signal<bool>     r_xram_rsp_victim_is_cnt;     // victim line inst bit
951      sc_signal<bool>     r_xram_rsp_victim_dirty;      // victim line dirty bit
952      sc_signal<size_t>   r_xram_rsp_victim_way;        // victim line way
953      sc_signal<size_t>   r_xram_rsp_victim_set;        // victim line set
954      sc_signal<addr_t>   r_xram_rsp_victim_nline;      // victim line index
955      sc_signal<copy_t>   r_xram_rsp_victim_copy;       // victim line first copy
956      sc_signal<copy_t>   r_xram_rsp_victim_copy_cache; // victim line first copy
957      sc_signal<bool>     r_xram_rsp_victim_copy_inst;  // victim line type of first copy
958      sc_signal<size_t>   r_xram_rsp_victim_count;      // victim line number of copies
959      sc_signal<size_t>   r_xram_rsp_victim_ptr;        // victim line pointer to the heap
960      sc_signal<data_t> * r_xram_rsp_victim_data;       // victim line data
961      sc_signal<size_t>   r_xram_rsp_upt_index;         // UPT entry index
962      sc_signal<size_t>   r_xram_rsp_next_ptr;          // Next pointer to the heap
963
964      // Buffer between XRAM_RSP fsm and TGT_RSP fsm  (response to L1 cache)
965      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_req;    // Valid request
966      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_srcid;  // Transaction srcid
967      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_trdid;  // Transaction trdid
968      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_pktid;  // Transaction pktid
969      sc_signal<data_t> * r_xram_rsp_to_tgt_rsp_data;   // data (one cache line)
970      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_word;   // first word index
971      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_length; // length of the response
972      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_rerror; // send error to requester
973      sc_signal<addr_t>   r_xram_rsp_to_tgt_rsp_ll_key; // LL key from llsc_global_table
974
975      // Buffer between XRAM_RSP fsm and CC_SEND fsm (Inval L1 Caches)
976      sc_signal<bool>     r_xram_rsp_to_cc_send_multi_req;     // Valid request
977      sc_signal<bool>     r_xram_rsp_to_cc_send_brdcast_req;   // Broadcast request
978      sc_signal<addr_t>   r_xram_rsp_to_cc_send_nline;         // cache line index;
979      sc_signal<size_t>   r_xram_rsp_to_cc_send_trdid;         // index of UPT entry
980      GenericFifo<bool>   m_xram_rsp_to_cc_send_inst_fifo;     // fifo for the L1 type
981      GenericFifo<size_t> m_xram_rsp_to_cc_send_srcid_fifo;    // fifo for srcids
982
983#if L1_MULTI_CACHE
984      GenericFifo<size_t> m_xram_rsp_to_cc_send_cache_id_fifo; // fifo for srcids
985#endif
986
987      // Buffer between XRAM_RSP fsm and IXR_CMD fsm (XRAM write)
988      sc_signal<bool>     r_xram_rsp_to_ixr_cmd_req;   // Valid request
989      sc_signal<addr_t>   r_xram_rsp_to_ixr_cmd_nline; // cache line index
990      sc_signal<data_t> * r_xram_rsp_to_ixr_cmd_data;  // cache line data
991      sc_signal<size_t>   r_xram_rsp_to_ixr_cmd_trdid; // index in transaction table
992
993      ////////////////////////////////////////////////////
994      // Registers controlled by the IXR_CMD fsm
995      ////////////////////////////////////////////////////
996
997      sc_signal<int>      r_ixr_cmd_fsm;
998      sc_signal<size_t>   r_ixr_cmd_cpt;
999
1000      ////////////////////////////////////////////////////
1001      // Registers controlled by TGT_RSP fsm
1002      ////////////////////////////////////////////////////
1003
1004      sc_signal<int>      r_tgt_rsp_fsm;
1005      sc_signal<size_t>   r_tgt_rsp_cpt;
1006      sc_signal<bool>     r_tgt_rsp_key_sent;
1007
1008      ////////////////////////////////////////////////////
1009      // Registers controlled by CC_SEND fsm
1010      ////////////////////////////////////////////////////
1011
1012      sc_signal<int>      r_cc_send_fsm;
1013      sc_signal<size_t>   r_cc_send_cpt;
1014      sc_signal<bool>     r_cc_send_inst;
1015
1016      ////////////////////////////////////////////////////
1017      // Registers controlled by CC_RECEIVE fsm
1018      ////////////////////////////////////////////////////
1019
1020      sc_signal<int>      r_cc_receive_fsm;
1021
1022      ////////////////////////////////////////////////////
1023      // Registers controlled by ALLOC_DIR fsm
1024      ////////////////////////////////////////////////////
1025
1026      sc_signal<int>      r_alloc_dir_fsm;
1027      sc_signal<unsigned> r_alloc_dir_reset_cpt;
1028
1029      ////////////////////////////////////////////////////
1030      // Registers controlled by ALLOC_TRT fsm
1031      ////////////////////////////////////////////////////
1032
1033      sc_signal<int>      r_alloc_trt_fsm;
1034
1035      ////////////////////////////////////////////////////
1036      // Registers controlled by ALLOC_UPT fsm
1037      ////////////////////////////////////////////////////
1038
1039      sc_signal<int>      r_alloc_upt_fsm;
1040
1041      ////////////////////////////////////////////////////
1042      // Registers controlled by ALLOC_HEAP fsm
1043      ////////////////////////////////////////////////////
1044
1045      sc_signal<int>      r_alloc_heap_fsm;
1046      sc_signal<unsigned> r_alloc_heap_reset_cpt;
1047
1048
1049      ////////////////////////////////////////////////////
1050      // REGISTERS FOR ODCCP
1051      ////////////////////////////////////////////////////
1052
1053      sc_signal<uint32_t>  r_cleanup_data_index;
1054      sc_signal<uint32_t>  r_cleanup_trdid;
1055      sc_signal<uint32_t>  r_cleanup_pktid;
1056      sc_signal<data_t>    *r_cleanup_data;          // buffer for saving data from cleanup
1057      sc_signal<bool>      r_cleanup_contains_data;
1058      sc_signal<bool>      r_cleanup_ncc;
1059     
1060      sc_signal<bool>      r_xram_rsp_to_ixr_cmd_inval_ncc_pending;
1061     
1062      sc_signal<bool>      r_cleanup_to_ixr_cmd_req;
1063      sc_signal<data_t>    *r_cleanup_to_ixr_cmd_data;
1064      sc_signal<uint32_t>  r_cleanup_to_ixr_cmd_srcid;
1065      sc_signal<bool>      r_cleanup_to_ixr_cmd_l1_dirty_ncc; // this cleanup was dirty in L1
1066      sc_signal<uint32_t>  r_cleanup_to_ixr_cmd_trdid;
1067      sc_signal<uint32_t>  r_cleanup_to_ixr_cmd_pktid;
1068      sc_signal<addr_t>    r_cleanup_to_ixr_cmd_nline;
1069    }; // end class VciMemCache
1070
1071}}
1072
1073#endif
1074
1075// Local Variables:
1076// tab-width: 2
1077// c-basic-offset: 2
1078// c-file-offsets:((innamespace . 0)(inline-open . 0))
1079// indent-tabs-mode: nil
1080// End:
1081
1082// vim: filetype=cpp:expandtab:shiftwidth=2:tabstop=2:softtabstop=2
1083
Note: See TracBrowser for help on using the repository browser.