source: branches/RWT/modules/vci_cc_vcache_wrapper/caba/source/include/vci_cc_vcache_wrapper.h @ 805

Last change on this file since 805 was 805, checked in by devigne, 10 years ago

RWT commit :

Update from the trunk (paddr extension)
File size: 38.6 KB
Line 
1/* -*- c++ -*-
2 *
3 * File : vci_cc_vcache_wrapper.h
4 * Copyright (c) UPMC, Lip6, SoC
5 * Authors : Alain GREINER, Yang GAO
6 * Date : 27/11/2011
7 *
8 * SOCLIB_LGPL_HEADER_BEGIN
9 *
10 * This file is part of SoCLib, GNU LGPLv2.1.
11 *
12 * SoCLib is free software; you can redistribute it and/or modify it
13 * under the terms of the GNU Lesser General Public License as published
14 * by the Free Software Foundation; version 2.1 of the License.
15 *
16 * SoCLib is distributed in the hope that it will be useful, but
17 * WITHOUT ANY WARRANTY; without even the implied warranty of
18 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
19 * Lesser General Public License for more details.
20 *
21 * You should have received a copy of the GNU Lesser General Public
22 * License along with SoCLib; if not, write to the Free Software
23 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
24 * 02110-1301 USA
25 *
26 * SOCLIB_LGPL_HEADER_END
27 *
28 * Maintainers: cesar.fuguet-tortolero@lip6.fr
29 *              alexandre.joannou@lip6.fr
30 */
31
32#ifndef SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H
33#define SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H
34
35#include <inttypes.h>
36#include <systemc>
37
38#include "caba_base_module.h"
39#include "multi_write_buffer.h"
40#include "generic_fifo.h"
41#include "generic_tlb.h"
42#include "generic_cache.h"
43#include "vci_initiator.h"
44#include "dspin_interface.h"
45#include "dspin_rwt_param.h"
46#include "mapping_table.h"
47#include "static_assert.h"
48#include "iss2.h"
49
50#define LLSC_TIMEOUT    10000
51
52namespace soclib {
53namespace caba {
54
55using namespace sc_core;
56
57////////////////////////////////////////////
58template<typename vci_param, 
59         size_t   dspin_in_width,
60         size_t   dspin_out_width,
61         typename iss_t>
62class VciCcVCacheWrapper
63////////////////////////////////////////////
64    : public soclib::caba::BaseModule
65{
66
67    typedef typename vci_param::fast_addr_t  paddr_t;
68
69    enum icache_fsm_state_e
70    {
71        ICACHE_IDLE,
72        // handling XTN processor requests
73        ICACHE_XTN_TLB_FLUSH,
74        ICACHE_XTN_CACHE_FLUSH,
75        ICACHE_XTN_CACHE_FLUSH_GO,
76        ICACHE_XTN_TLB_INVAL,
77        ICACHE_XTN_CACHE_INVAL_VA,
78        ICACHE_XTN_CACHE_INVAL_PA,
79        ICACHE_XTN_CACHE_INVAL_GO,
80        // handling tlb miss
81        ICACHE_TLB_WAIT,
82        // handling cache miss
83        ICACHE_MISS_SELECT,
84        ICACHE_MISS_CLEAN,
85        ICACHE_MISS_WAIT,
86        ICACHE_MISS_DATA_UPDT,
87        ICACHE_MISS_DIR_UPDT,
88        // handling unc read
89        ICACHE_UNC_WAIT,
90        // handling coherence requests
91        ICACHE_CC_CHECK,
92        ICACHE_CC_UPDT,
93        ICACHE_CC_INVAL,
94    };
95
96    enum dcache_fsm_state_e
97    {
98        DCACHE_IDLE,
99        // handling itlb & dtlb miss
100        DCACHE_TLB_MISS,
101        DCACHE_TLB_PTE1_GET,
102        DCACHE_TLB_PTE1_SELECT,
103        DCACHE_TLB_PTE1_UPDT,
104        DCACHE_TLB_PTE2_GET,
105        DCACHE_TLB_PTE2_SELECT,
106        DCACHE_TLB_PTE2_UPDT,
107        DCACHE_TLB_LR_UPDT,
108        DCACHE_TLB_LR_WAIT,
109        DCACHE_TLB_RETURN,
110            // handling processor XTN requests
111        DCACHE_XTN_SWITCH,
112        DCACHE_XTN_SYNC,
113        DCACHE_XTN_IC_INVAL_VA,
114        DCACHE_XTN_IC_FLUSH,
115        DCACHE_XTN_IC_INVAL_PA,
116        DCACHE_XTN_IC_PADDR_EXT,
117        DCACHE_XTN_IT_INVAL,
118        DCACHE_XTN_DC_FLUSH,
119        DCACHE_XTN_DC_FLUSH_DATA,
120        DCACHE_XTN_DC_FLUSH_GO,
121        DCACHE_XTN_DC_INVAL_VA,
122        DCACHE_XTN_DC_INVAL_PA,
123        DCACHE_XTN_DC_INVAL_END,
124        DCACHE_XTN_DC_INVAL_GO,
125        DCACHE_XTN_DC_INVAL_DATA,
126        DCACHE_XTN_DT_INVAL,
127        //handling dirty bit update
128        DCACHE_DIRTY_GET_PTE,
129        DCACHE_DIRTY_WAIT,
130            // handling processor miss requests
131        DCACHE_MISS_SELECT,
132        DCACHE_MISS_CLEAN,
133        DCACHE_MISS_DATA,
134        DCACHE_MISS_WAIT,
135        DCACHE_MISS_DATA_UPDT,
136        DCACHE_MISS_DIR_UPDT,
137        // handling processor unc, ll and sc requests
138        DCACHE_UNC_WAIT,
139        DCACHE_LL_WAIT,
140        DCACHE_SC_WAIT,
141        // handling coherence requests
142        DCACHE_CC_CHECK,
143        DCACHE_CC_UPDT,
144        DCACHE_CC_INVAL,
145        DCACHE_CC_INVAL_DATA,
146        // handling TLB inval (after a coherence or XTN request)
147        DCACHE_INVAL_TLB_SCAN,
148    };
149
150    enum cmd_fsm_state_e
151    {
152        CMD_IDLE,
153        CMD_INS_MISS,
154        CMD_INS_UNC,
155        CMD_DATA_MISS,
156        CMD_DATA_UNC_READ,
157        CMD_DATA_UNC_WRITE,
158        CMD_DATA_WRITE,
159        CMD_DATA_LL,
160        CMD_DATA_SC,
161        CMD_DATA_CAS,
162    };
163
164    enum rsp_fsm_state_e
165    {
166        RSP_IDLE,
167        RSP_INS_MISS,
168        RSP_INS_UNC,
169        RSP_DATA_MISS,
170        RSP_DATA_UNC,
171        RSP_DATA_LL,
172        RSP_DATA_WRITE,
173    };
174
175    enum cc_receive_fsm_state_e
176    {
177        CC_RECEIVE_IDLE,
178        CC_RECEIVE_BRDCAST_HEADER,
179        CC_RECEIVE_BRDCAST_NLINE,
180        CC_RECEIVE_INS_INVAL_HEADER,
181        CC_RECEIVE_INS_INVAL_NLINE,
182        CC_RECEIVE_INS_UPDT_HEADER,
183        CC_RECEIVE_INS_UPDT_NLINE,
184        CC_RECEIVE_INS_UPDT_DATA,
185        CC_RECEIVE_DATA_INVAL_HEADER,
186        CC_RECEIVE_DATA_INVAL_NLINE,
187        CC_RECEIVE_DATA_UPDT_HEADER,
188        CC_RECEIVE_DATA_UPDT_NLINE,
189        CC_RECEIVE_DATA_UPDT_DATA,
190    };
191
192    enum cc_send_fsm_state_e
193    {
194        CC_SEND_IDLE,
195        CC_SEND_CLEANUP_1,
196        CC_SEND_CLEANUP_2,
197        CC_SEND_CLEANUP_DATA_UPDT,
198        CC_SEND_MULTI_ACK,
199    };
200
201    /* transaction type, pktid field */
202    enum transaction_type_e
203    {
204        // b3 unused
205        // b2 READ / NOT READ
206        // if READ
207        //  b1 DATA / INS
208        //  b0 UNC / MISS
209        // else
210        //  b1 accÚs table llsc type SW / other
211        //  b2 WRITE/CAS/LL/SC
212        TYPE_DATA_UNC               = 0x0,
213        TYPE_READ_DATA_MISS         = 0x1,
214        TYPE_READ_INS_UNC           = 0x2,
215        TYPE_READ_INS_MISS          = 0x3,
216        TYPE_WRITE                  = 0x4,
217        TYPE_CAS                    = 0x5,
218        TYPE_LL                     = 0x6,
219        TYPE_SC                     = 0x7
220    };
221
222    /* SC return values */
223    enum sc_status_type_e
224    {
225        SC_SUCCESS  =   0x00000000,
226        SC_FAIL     =   0x00000001
227    };
228
229    // cc_send_type
230    typedef enum 
231    {
232        CC_TYPE_CLEANUP,
233        CC_TYPE_MULTI_ACK,
234    } cc_send_t;
235
236    // cc_receive_type
237    typedef enum 
238    {
239        CC_TYPE_CLACK,
240        CC_TYPE_BRDCAST,
241        CC_TYPE_INVAL,
242        CC_TYPE_UPDT,
243    } cc_receive_t;
244
245    // TLB Mode : ITLB / DTLB / ICACHE / DCACHE
246    enum 
247    {
248        INS_TLB_MASK    = 0x8,
249        DATA_TLB_MASK   = 0x4,
250        INS_CACHE_MASK  = 0x2,
251        DATA_CACHE_MASK = 0x1,
252    };
253
254    // Error Type
255    enum mmu_error_type_e
256    {
257        MMU_NONE                      = 0x0000, // None
258        MMU_WRITE_PT1_UNMAPPED        = 0x0001, // Write & Page fault on PT1
259        MMU_WRITE_PT2_UNMAPPED        = 0x0002, // Write & Page fault on PT2
260        MMU_WRITE_PRIVILEGE_VIOLATION = 0x0004, // Write & Protected access in user mode
261        MMU_WRITE_ACCES_VIOLATION     = 0x0008, // Write to non writable page
262        MMU_WRITE_UNDEFINED_XTN       = 0x0020, // Write & undefined external access
263        MMU_WRITE_PT1_ILLEGAL_ACCESS  = 0x0040, // Write & Bus Error accessing PT1
264        MMU_WRITE_PT2_ILLEGAL_ACCESS  = 0x0080, // Write & Bus Error accessing PT2
265        MMU_WRITE_DATA_ILLEGAL_ACCESS = 0x0100, // Write & Bus Error in cache access
266        MMU_READ_PT1_UNMAPPED         = 0x1001, // Read & Page fault on PT1
267        MMU_READ_PT2_UNMAPPED         = 0x1002, // Read & Page fault on PT2
268        MMU_READ_PRIVILEGE_VIOLATION  = 0x1004, // Read & Protected access in user mode
269        MMU_READ_EXEC_VIOLATION       = 0x1010, // Read & Exec access to a non exec page
270        MMU_READ_UNDEFINED_XTN        = 0x1020, // Read & Undefined external access
271        MMU_READ_PT1_ILLEGAL_ACCESS   = 0x1040, // Read & Bus Error accessing PT1
272        MMU_READ_PT2_ILLEGAL_ACCESS   = 0x1080, // Read & Bus Error accessing PT2
273        MMU_READ_DATA_ILLEGAL_ACCESS  = 0x1100, // Read & Bus Error in cache access
274    };
275
276    // miss types for data cache
277    enum dcache_miss_type_e
278    {
279        PTE1_MISS,
280        PTE2_MISS,
281        PROC_MISS,
282    };
283
284
285    // cache line status
286    enum content_line_cache_status_e
287    {
288        LINE_CACHE_DATA_NOT_DIRTY,
289        LINE_CACHE_DATA_DIRTY,
290        LINE_CACHE_IN_TLB,
291        LINE_CACHE_CONTAINS_PTD,
292    };
293    //////////////////////////////////////////
294
295public:
296    sc_in<bool>                                p_clk;
297    sc_in<bool>                                p_resetn;
298    sc_in<bool>                                p_irq[iss_t::n_irq];
299    soclib::caba::VciInitiator<vci_param>      p_vci;
300    soclib::caba::DspinInput<dspin_in_width>   p_dspin_m2p;
301    soclib::caba::DspinOutput<dspin_out_width> p_dspin_p2m;
302    soclib::caba::DspinInput<dspin_in_width>   p_dspin_clack;
303
304private:
305
306    // STRUCTURAL PARAMETERS
307    soclib::common::AddressDecodingTable<uint64_t, bool> m_cacheability_table;
308
309    const size_t                        m_srcid;
310    const size_t                        m_cc_global_id;
311    const size_t                        m_nline_width;
312    const size_t                                                m_itlb_ways;
313    const size_t                                                m_itlb_sets;
314    const size_t                                                m_dtlb_ways;
315    const size_t                                                m_dtlb_sets;
316    const size_t                                                m_icache_ways;
317    const size_t                                                m_icache_sets;
318    const paddr_t                                               m_icache_yzmask;
319    const size_t                                                m_icache_words;
320    const size_t                                                m_dcache_ways;
321    const size_t                                                m_dcache_sets;
322    const paddr_t                                               m_dcache_yzmask;
323    const size_t                                                m_dcache_words;
324    const size_t                        m_x_width;
325    const size_t                        m_y_width;
326    const size_t                        m_proc_id;
327    const uint32_t                                              m_max_frozen_cycles;
328    const size_t                                                m_paddr_nbits;
329    uint32_t                            m_debug_start_cycle;
330    bool                                m_debug_ok;
331
332    uint32_t                            m_dcache_paddr_ext_reset;
333    uint32_t                            m_icache_paddr_ext_reset;
334
335    ////////////////////////////////////////
336    // Communication with processor ISS
337    ////////////////////////////////////////
338    typename iss_t::InstructionRequest  m_ireq;
339    typename iss_t::InstructionResponse m_irsp;
340    typename iss_t::DataRequest         m_dreq;
341    typename iss_t::DataResponse        m_drsp;
342
343    /////////////////////////////////////////////
344    // debug variables
345    /////////////////////////////////////////////
346    bool                                m_debug_previous_i_hit;
347    bool                                m_debug_previous_d_hit;
348    bool                                m_debug_activated;
349
350    ///////////////////////////////
351    // Software visible REGISTERS
352    ///////////////////////////////
353    sc_signal<uint32_t>     r_mmu_ptpr;                 // page table pointer register
354    sc_signal<uint32_t>     r_mmu_mode;                 // mmu mode register
355    sc_signal<uint32_t>     r_mmu_word_lo;              // mmu misc data low
356    sc_signal<uint32_t>     r_mmu_word_hi;              // mmu misc data hight
357    sc_signal<uint32_t>     r_mmu_ibvar;                // mmu bad instruction address
358    sc_signal<uint32_t>     r_mmu_dbvar;                // mmu bad data address
359    sc_signal<uint32_t>     r_mmu_ietr;                 // mmu instruction error type
360    sc_signal<uint32_t>     r_mmu_detr;                 // mmu data error type
361    uint32_t                r_mmu_params;                       // read-only
362    uint32_t                r_mmu_release;                      // read_only
363
364
365    //////////////////////////////
366    // ICACHE FSM REGISTERS
367    //////////////////////////////
368    sc_signal<int>          r_icache_fsm;               // state register
369    sc_signal<int>          r_icache_fsm_save;          // return state for coherence op
370    sc_signal<paddr_t>      r_icache_vci_paddr;         // physical address
371    sc_signal<uint32_t>     r_icache_vaddr_save;        // virtual address from processor
372
373    // icache miss handling
374    sc_signal<size_t>       r_icache_miss_way;              // selected way for cache update
375    sc_signal<size_t>       r_icache_miss_set;              // selected set for cache update
376    sc_signal<size_t>       r_icache_miss_word;             // word index ( cache update)
377    sc_signal<bool>         r_icache_miss_inval;        // coherence request matching a miss
378    sc_signal<bool>         r_icache_miss_clack;        // waiting for a cleanup acknowledge
379
380    // coherence request handling
381    sc_signal<size_t>       r_icache_cc_way;                // selected way for cc update/inval
382    sc_signal<size_t>       r_icache_cc_set;                // selected set for cc update/inval
383    sc_signal<size_t>       r_icache_cc_word;               // word counter for cc update
384    sc_signal<bool>         r_icache_cc_need_write;     // activate the cache for writing
385
386    // coherence clack handling
387    sc_signal<bool>         r_icache_clack_req;         // clack request
388    sc_signal<size_t>       r_icache_clack_way;             // clack way
389    sc_signal<size_t>       r_icache_clack_set;             // clack set
390
391    // icache flush handling
392    sc_signal<size_t>       r_icache_flush_count;           // slot counter used for cache flush
393
394    // communication between ICACHE FSM and VCI_CMD FSM
395    sc_signal<bool>         r_icache_miss_req;           // cached read miss
396    sc_signal<bool>         r_icache_unc_req;            // uncached read miss
397
398    // communication between ICACHE FSM and DCACHE FSM
399    sc_signal<bool>             r_icache_tlb_miss_req;       // (set icache/reset dcache)
400    sc_signal<bool>         r_icache_tlb_rsp_error;      // tlb miss response error
401
402    // Flip-Flop in ICACHE FSM for saving the cleanup victim request
403    sc_signal<bool>         r_icache_cleanup_victim_req; 
404    sc_signal<paddr_t>      r_icache_cleanup_victim_nline;
405
406    // communication between ICACHE FSM and CC_SEND FSM
407    sc_signal<bool>         r_icache_cc_send_req;           // ICACHE cc_send request
408    sc_signal<int>          r_icache_cc_send_type;          // ICACHE cc_send request type
409    sc_signal<paddr_t>      r_icache_cc_send_nline;         // ICACHE cc_send nline
410    sc_signal<size_t>       r_icache_cc_send_way;           // ICACHE cc_send way
411    sc_signal<size_t>       r_icache_cc_send_updt_tab_idx;  // ICACHE cc_send update table index
412
413    // Physical address extension for data access
414    sc_signal<uint32_t>     r_icache_paddr_ext;             // CP2 register (if vci_address > 32)
415
416    ///////////////////////////////
417    // DCACHE FSM REGISTERS
418    ///////////////////////////////
419    sc_signal<int>          r_dcache_fsm;               // state register
420    sc_signal<int>          r_dcache_fsm_cc_save;       // return state for coherence op
421    sc_signal<int>          r_dcache_fsm_scan_save;     // return state for tlb scan op
422    // registers written in P0 stage (used in P1 stage)
423    sc_signal<bool>         r_dcache_wbuf_req;          // WBUF must be written in P1 stage
424    sc_signal<bool>         r_dcache_updt_req;          // DCACHE must be updated in P1 stage
425    sc_signal<uint32_t>     r_dcache_save_vaddr;        // virtual address (from proc)
426    sc_signal<uint32_t>     r_dcache_save_wdata;        // write data (from proc)
427    sc_signal<uint32_t>     r_dcache_save_be;           // byte enable (from proc)
428    sc_signal<paddr_t>      r_dcache_save_paddr;        // physical address
429    sc_signal<size_t>       r_dcache_save_cache_way;    // selected way (from dcache)
430    sc_signal<size_t>       r_dcache_save_cache_set;    // selected set (from dcache)
431    sc_signal<size_t>       r_dcache_save_cache_word;   // selected word (from dcache)
432    // registers used by the Dirty bit sub-fsm
433    sc_signal<paddr_t>      r_dcache_dirty_paddr;       // PTE physical address
434    sc_signal<size_t>       r_dcache_dirty_way;         // way to invalidate in dcache
435    sc_signal<size_t>       r_dcache_dirty_set;         // set to invalidate in dcache
436
437    // communication between DCACHE FSM and VCI_CMD FSM
438    sc_signal<paddr_t>      r_dcache_vci_paddr;             // physical address for VCI command
439    sc_signal<uint32_t>     r_dcache_vci_wdata;             // write unc data for VCI command
440    sc_signal<bool>         r_dcache_vci_miss_req;      // read miss request
441    sc_signal<bool>         r_dcache_vci_unc_req;       // uncacheable request (read/write)
442    sc_signal<uint32_t>     r_dcache_vci_unc_be;        // uncacheable byte enable
443    sc_signal<uint32_t>     r_dcache_vci_unc_write;     // uncacheable data write request
444    sc_signal<bool>         r_dcache_vci_cas_req;       // atomic write request CAS
445    sc_signal<uint32_t>     r_dcache_vci_cas_old;       // previous data value for a CAS
446    sc_signal<uint32_t>     r_dcache_vci_cas_new;       // new data value for a CAS
447    sc_signal<bool>         r_dcache_vci_ll_req;        // atomic read request LL
448    sc_signal<bool>         r_dcache_vci_sc_req;        // atomic write request SC
449    sc_signal<uint32_t>     r_dcache_vci_sc_data;       // SC data (command)
450
451    //RWT: local cas
452    sc_signal<bool>         r_cas_islocal;
453    sc_signal<size_t>       r_cas_local_way;
454    sc_signal<size_t>       r_cas_local_set;
455    sc_signal<size_t>       r_cas_local_word;
456
457    // register used for XTN inval
458    sc_signal<size_t>       r_dcache_xtn_way;               // selected way (from dcache)
459    sc_signal<size_t>       r_dcache_xtn_set;               // selected set (from dcache)
460
461    // handling dcache miss
462    sc_signal<int>              r_dcache_miss_type;                 // depending on the requester
463    sc_signal<size_t>       r_dcache_miss_word;             // word index for cache update
464    sc_signal<size_t>       r_dcache_miss_way;              // selected way for cache update
465    sc_signal<size_t>       r_dcache_miss_set;              // selected set for cache update
466    sc_signal<bool>         r_dcache_miss_inval;        // coherence request matching a miss
467    sc_signal<bool>         r_dcache_miss_clack;        // waiting for a cleanup acknowledge
468
469    // handling coherence requests
470    sc_signal<size_t>       r_dcache_cc_way;                // selected way for cc update/inval
471    sc_signal<size_t>       r_dcache_cc_set;                // selected set for cc update/inval
472    sc_signal<int>          r_dcache_cc_state;          // state of selected cache slot
473    sc_signal<size_t>       r_dcache_cc_word;               // word counter for cc update
474    sc_signal<bool>         r_dcache_cc_need_write;     // activate the cache for writing
475    sc_signal<paddr_t>      r_dcache_cc_inval_addr;     // address for a cleanup transaction
476    sc_signal<uint32_t>     r_dcache_cc_inval_data_cpt;
477
478    // coherence clack handling
479    sc_signal<bool>         r_dcache_clack_req;         // clack request
480    sc_signal<size_t>       r_dcache_clack_way;             // clack way
481    sc_signal<size_t>       r_dcache_clack_set;             // clack set
482
483    // dcache flush handling
484    sc_signal<size_t>       r_dcache_flush_count;           // slot counter used for cache flush
485
486    // ll response handling
487    sc_signal<size_t>       r_dcache_ll_rsp_count;          // flit counter used for ll rsp
488
489    // used by the TLB miss sub-fsm
490    sc_signal<uint32_t>     r_dcache_tlb_vaddr;             // virtual address for a tlb miss
491    sc_signal<bool>         r_dcache_tlb_ins;               // target tlb (itlb if true)
492    sc_signal<paddr_t>      r_dcache_tlb_paddr;             // physical address of pte
493    sc_signal<uint32_t>     r_dcache_tlb_pte_flags;         // pte1 or first word of pte2
494    sc_signal<uint32_t>     r_dcache_tlb_pte_ppn;           // second word of pte2
495    sc_signal<size_t>       r_dcache_tlb_cache_way;         // selected way in dcache
496    sc_signal<size_t>       r_dcache_tlb_cache_set;         // selected set in dcache
497    sc_signal<size_t>       r_dcache_tlb_cache_word;    // selected word in dcache
498    sc_signal<size_t>       r_dcache_tlb_way;               // selected way in tlb
499    sc_signal<size_t>       r_dcache_tlb_set;               // selected set in tlb
500
501    // ITLB and DTLB invalidation
502    sc_signal<paddr_t>      r_dcache_tlb_inval_line;    // line index
503    sc_signal<size_t>       r_dcache_tlb_inval_set;     // tlb set counter
504
505    // communication between DCACHE FSM and ICACHE FSM
506    sc_signal<bool>         r_dcache_xtn_req;           // xtn request (caused by processor)
507    sc_signal<int>          r_dcache_xtn_opcode;        // xtn request type
508
509    // Filp-Flop in DCACHE FSM for saving the cleanup victim request
510    sc_signal<bool>         r_dcache_cleanup_victim_req; 
511    sc_signal<bool>         r_dcache_cleanup_victim_line_ncc;
512    sc_signal<bool>         r_dcache_cleanup_victim_updt_data;
513    sc_signal<paddr_t>      r_dcache_cleanup_victim_nline;
514
515    // communication between DCACHE FSM and CC_SEND FSM
516    sc_signal<bool>         r_dcache_cc_send_req;           // DCACHE cc_send request
517    sc_signal<int>          r_dcache_cc_send_type;          // DCACHE cc_send request type
518    sc_signal<paddr_t>      r_dcache_cc_send_nline;         // DCACHE cc_send nline
519    sc_signal<size_t>       r_dcache_cc_send_way;           // DCACHE cc_send way
520    sc_signal<size_t>       r_dcache_cc_send_updt_tab_idx;  // DCACHE cc_send update table index
521
522    // special registers for RWT
523    sc_signal<bool>         r_dcache_cc_cleanup_updt_data;     // Register for cleanup with data (wb updt)
524    sc_signal<bool>         r_dcache_cc_cleanup_line_ncc;      // Register for cleanup with data (wb updt)
525    sc_signal<bool>         r_dcache_miss_victim_no_coherence; // Register for victim in no coherence mode
526    sc_signal<bool>         r_dcache_line_no_coherence;        // Register for line current in no coherence mode
527    sc_signal<bool>         r_dcache_dirty_save;
528    sc_signal<uint32_t>     r_cc_send_cpt_word;
529    sc_signal<uint32_t>     r_dcache_miss_data_cpt;
530    sc_signal<paddr_t>      r_dcache_miss_data_addr;
531    sc_signal<uint32_t>     r_dcache_xtn_flush_data_cpt;
532    sc_signal<paddr_t>      r_dcache_xtn_flush_addr_data;
533    sc_signal<int>          r_dcache_xtn_state;
534    sc_signal<paddr_t>      r_dcache_xtn_data_addr;
535    sc_signal<uint32_t>     r_dcache_xtn_data_cpt;
536    sc_signal<bool>         r_dcache_read_state;
537
538    // dcache directory extension
539    int                     *r_dcache_content_state; // content state of one cache line
540    // Stats
541    int                     *r_dcache_dirty_word;    // use for compute number of words dirty per cleanup_data
542    bool                    *r_dcache_zombi_ncc;     // use for compute number of blocked write on ncc zombi line
543    //////////////////////////////////////////////////////////////////////////////////////
544
545    ///////////////////////////////////
546    // Physical address extension for data access
547    sc_signal<uint32_t>     r_dcache_paddr_ext;             // CP2 register (if vci_address > 32)
548
549    ///////////////////////////////////
550    // VCI_CMD FSM REGISTERS
551    ///////////////////////////////////
552    sc_signal<int>          r_vci_cmd_fsm;
553    sc_signal<size_t>       r_vci_cmd_min;                      // used for write bursts
554    sc_signal<size_t>       r_vci_cmd_max;                      // used for write bursts
555    sc_signal<size_t>       r_vci_cmd_cpt;                      // used for write bursts
556    sc_signal<bool>         r_vci_cmd_imiss_prio;               // round-robin between imiss & dmiss
557
558    ///////////////////////////////////
559    // VCI_RSP FSM REGISTERS
560    ///////////////////////////////////
561    sc_signal<int>          r_vci_rsp_fsm;
562    sc_signal<size_t>       r_vci_rsp_cpt;
563    sc_signal<bool>         r_vci_rsp_ins_error;
564    sc_signal<bool>         r_vci_rsp_data_error;
565    GenericFifo<uint32_t>   r_vci_rsp_fifo_icache;              // response FIFO to ICACHE FSM
566    GenericFifo<uint32_t>   r_vci_rsp_fifo_dcache;              // response FIFO to DCACHE FSM
567
568
569    //RWT
570    GenericFifo<bool>       r_vci_rsp_fifo_rpktid;
571    GenericFifo<uint32_t>   r_cc_send_data_fifo;
572
573    ///////////////////////////////////
574    //  CC_SEND FSM REGISTER
575    ///////////////////////////////////
576    sc_signal<int>          r_cc_send_fsm;                  // state register
577    sc_signal<bool>         r_cc_send_last_client;          // 0 dcache / 1 icache
578
579    ///////////////////////////////////
580    //  CC_RECEIVE FSM REGISTER
581    ///////////////////////////////////
582    sc_signal<int>          r_cc_receive_fsm;               // state register
583    sc_signal<bool>         r_cc_receive_data_ins;          // request to : 0 dcache / 1 icache
584
585    // communication between CC_RECEIVE FSM and ICACHE/DCACHE FSM
586    sc_signal<size_t>       r_cc_receive_word_idx;          // word index
587    GenericFifo<uint32_t>   r_cc_receive_updt_fifo_be;
588    GenericFifo<uint32_t>   r_cc_receive_updt_fifo_data;
589    GenericFifo<bool>       r_cc_receive_updt_fifo_eop;
590
591    // communication between CC_RECEIVE FSM and ICACHE FSM
592    sc_signal<bool>         r_cc_receive_icache_req;        // cc_receive to icache request
593    sc_signal<int>          r_cc_receive_icache_type;       // cc_receive type of request
594    sc_signal<size_t>       r_cc_receive_icache_way;        // cc_receive to icache way
595    sc_signal<size_t>       r_cc_receive_icache_set;        // cc_receive to icache set
596    sc_signal<size_t>       r_cc_receive_icache_updt_tab_idx;  // cc_receive update table index
597    sc_signal<paddr_t>      r_cc_receive_icache_nline;      // cache line physical address
598
599    // communication between CC_RECEIVE FSM and DCACHE FSM
600    sc_signal<bool>         r_cc_receive_dcache_req;              // cc_receive to dcache request
601    sc_signal<int>          r_cc_receive_dcache_type;             // cc_receive type of request
602    sc_signal<size_t>       r_cc_receive_dcache_way;              // cc_receive to dcache way
603    sc_signal<size_t>       r_cc_receive_dcache_set;              // cc_receive to dcache set
604    sc_signal<size_t>       r_cc_receive_dcache_updt_tab_idx;     // cc_receive update table index
605    sc_signal<paddr_t>      r_cc_receive_dcache_nline;            // cache line physical address
606    sc_signal<bool>         r_cc_receive_dcache_inval_is_config;  // inval from memcache is config
607
608    ///////////////////////////////////
609    //  DSPIN CLACK INTERFACE REGISTER
610    ///////////////////////////////////
611    sc_signal<bool>         r_dspin_clack_req;
612    sc_signal<uint64_t>     r_dspin_clack_flit;
613   
614    //////////////////////////////////////////////////////////////////
615    // processor, write buffer, caches , TLBs
616    //////////////////////////////////////////////////////////////////
617
618    iss_t                       r_iss;
619    MultiWriteBuffer<paddr_t>   r_wbuf;
620    GenericCache<paddr_t>       r_icache;
621    GenericCache<paddr_t>       r_dcache;
622    GenericTlb<paddr_t>         r_itlb;
623    GenericTlb<paddr_t>         r_dtlb;
624
625    //////////////////////////////////////////////////////////////////
626    // llsc registration buffer
627    //////////////////////////////////////////////////////////////////
628
629    sc_signal<paddr_t>                     r_dcache_llsc_paddr;
630    sc_signal<uint32_t>                    r_dcache_llsc_key;
631    sc_signal<uint32_t>                    r_dcache_llsc_count;
632    sc_signal<bool>                        r_dcache_llsc_valid;
633
634
635    sc_signal<bool>                        r_cache_frozen;
636
637    ////////////////////////////////
638    // Activity counters
639    ////////////////////////////////
640    uint32_t m_cpt_dcache_data_read;           // DCACHE DATA READ
641    uint32_t m_cpt_dcache_data_write;          // DCACHE DATA WRITE
642    uint32_t m_cpt_dcache_dir_read;            // DCACHE DIR READ
643    uint32_t m_cpt_dcache_dir_write;           // DCACHE DIR WRITE
644
645    uint32_t m_cpt_icache_data_read;           // ICACHE DATA READ
646    uint32_t m_cpt_icache_data_write;          // ICACHE DATA WRITE
647    uint32_t m_cpt_icache_dir_read;            // ICACHE DIR READ
648    uint32_t m_cpt_icache_dir_write;           // ICACHE DIR WRITE
649
650    uint32_t m_cpt_frz_cycles;                 // number of cycles where the cpu is frozen
651    uint32_t m_cpt_total_cycles;                   // total number of cycles
652
653    // Cache activity counters
654    uint32_t m_cpt_data_read;                  // total number of read data
655    uint32_t m_cpt_data_write;                 // total number of write data
656    uint32_t m_cpt_data_write_back;
657    uint32_t m_cpt_data_cleanup;
658    uint32_t m_cpt_data_sc;
659    uint32_t m_cpt_data_miss;                  // number of read miss
660    uint32_t m_cpt_ins_miss;                   // number of instruction miss
661    uint32_t m_cpt_unc_read;                   // number of read uncached
662    uint32_t m_cpt_write_cached;               // number of cached write
663    uint32_t m_cpt_ins_read;                   // number of instruction read
664    uint32_t m_cpt_ins_spc_miss;               // number of speculative instruction miss
665
666    uint32_t m_cost_write_frz;                 // number of frozen cycles related to write buffer
667    uint32_t m_cost_data_miss_frz;             // number of frozen cycles related to data miss
668    uint32_t m_cost_unc_read_frz;              // number of frozen cycles related to uncached read
669    uint32_t m_cost_ins_miss_frz;              // number of frozen cycles related to ins miss
670
671    uint32_t m_cpt_imiss_transaction;          // number of VCI instruction miss transactions
672    uint32_t m_cpt_dmiss_transaction;          // number of VCI data miss transactions
673    uint32_t m_cpt_unc_transaction;            // number of VCI uncached read transactions
674    uint32_t m_cpt_dunc_transaction;           // number of VCI uncached read transactions
675    uint32_t m_cpt_ll_transaction;             // number of VCI uncached read transactions
676    uint32_t m_cpt_write_transaction;          // number of VCI write transactions
677    uint32_t m_cpt_icache_unc_transaction;
678
679    uint32_t m_cost_imiss_transaction;         // cumulated duration for VCI IMISS transactions
680    uint32_t m_cost_dmiss_transaction;         // cumulated duration for VCI DMISS transactions
681    uint32_t m_cost_unc_transaction;           // cumulated duration for VCI UNC transactions
682    uint32_t m_cost_write_transaction;         // cumulated duration for VCI WRITE transactions
683    uint32_t m_cost_icache_unc_transaction;    // cumulated duration for VCI IUNC transactions
684    uint32_t m_length_write_transaction;       // cumulated length for VCI WRITE transactions
685
686    // TLB activity counters
687    uint32_t m_cpt_ins_tlb_read;               // number of instruction tlb read
688    uint32_t m_cpt_ins_tlb_miss;               // number of instruction tlb miss
689    uint32_t m_cpt_ins_tlb_update_acc;         // number of instruction tlb update
690    uint32_t m_cpt_ins_tlb_occup_cache;        // number of instruction tlb occupy data cache line
691    uint32_t m_cpt_ins_tlb_hit_dcache;         // number of instruction tlb hit in data cache
692
693    uint32_t m_cpt_data_tlb_read;              // number of data tlb read
694    uint32_t m_cpt_data_tlb_miss;              // number of data tlb miss
695    uint32_t m_cpt_data_tlb_update_acc;        // number of data tlb update
696    uint32_t m_cpt_data_tlb_update_dirty;      // number of data tlb update dirty
697    uint32_t m_cpt_data_tlb_hit_dcache;        // number of data tlb hit in data cache
698    uint32_t m_cpt_data_tlb_occup_cache;       // number of data tlb occupy data cache line
699    uint32_t m_cpt_tlb_occup_dcache;
700
701    uint32_t m_cost_ins_tlb_miss_frz;          // number of frozen cycles related to instruction tlb miss
702    uint32_t m_cost_data_tlb_miss_frz;         // number of frozen cycles related to data tlb miss
703    uint32_t m_cost_ins_tlb_update_acc_frz;    // number of frozen cycles related to instruction tlb update acc
704    uint32_t m_cost_data_tlb_update_acc_frz;   // number of frozen cycles related to data tlb update acc
705    uint32_t m_cost_data_tlb_update_dirty_frz; // number of frozen cycles related to data tlb update dirty
706    uint32_t m_cost_ins_tlb_occup_cache_frz;   // number of frozen cycles related to instruction tlb miss operate in dcache
707    uint32_t m_cost_data_tlb_occup_cache_frz;  // number of frozen cycles related to data tlb miss operate in dcache
708
709    uint32_t m_cpt_itlbmiss_transaction;       // number of itlb miss transactions
710    uint32_t m_cpt_itlb_ll_transaction;        // number of itlb ll acc transactions
711    uint32_t m_cpt_itlb_sc_transaction;        // number of itlb sc acc transactions
712    uint32_t m_cpt_dtlbmiss_transaction;       // number of dtlb miss transactions
713    uint32_t m_cpt_dtlb_ll_transaction;        // number of dtlb ll acc transactions
714    uint32_t m_cpt_dtlb_sc_transaction;        // number of dtlb sc acc transactions
715    uint32_t m_cpt_dtlb_ll_dirty_transaction;  // number of dtlb ll dirty transactions
716    uint32_t m_cpt_dtlb_sc_dirty_transaction;  // number of dtlb sc dirty transactions
717
718    uint32_t m_cost_itlbmiss_transaction;      // cumulated duration for VCI instruction TLB miss transactions
719    uint32_t m_cost_itlb_ll_transaction;       // cumulated duration for VCI instruction TLB ll acc transactions
720    uint32_t m_cost_itlb_sc_transaction;       // cumulated duration for VCI instruction TLB sc acc transactions
721    uint32_t m_cost_dtlbmiss_transaction;      // cumulated duration for VCI data TLB miss transactions
722    uint32_t m_cost_dtlb_ll_transaction;       // cumulated duration for VCI data TLB ll acc transactions
723    uint32_t m_cost_dtlb_sc_transaction;       // cumulated duration for VCI data TLB sc acc transactions
724    uint32_t m_cost_dtlb_ll_dirty_transaction; // cumulated duration for VCI data TLB ll dirty transactions
725    uint32_t m_cost_dtlb_sc_dirty_transaction; // cumulated duration for VCI data TLB sc dirty transactions
726
727    // coherence activity counters
728    uint32_t m_cpt_cc_update_icache;           // number of coherence update instruction commands
729    uint32_t m_cpt_cc_update_dcache;           // number of coherence update data commands
730    uint32_t m_cpt_cc_inval_icache;            // number of coherence inval instruction commands
731    uint32_t m_cpt_cc_inval_dcache;            // number of coherence inval data commands
732    uint32_t m_cpt_cc_broadcast;               // number of coherence broadcast commands
733
734    uint32_t m_cost_updt_data_frz;             // number of frozen cycles related to coherence update data packets
735    uint32_t m_cost_inval_ins_frz;             // number of frozen cycles related to coherence inval instruction packets
736    uint32_t m_cost_inval_data_frz;            // number of frozen cycles related to coherence inval data packets
737    uint32_t m_cost_broadcast_frz;             // number of frozen cycles related to coherence broadcast packets
738
739    uint32_t m_cpt_cc_cleanup_ins;             // number of coherence cleanup packets
740    uint32_t m_cpt_cc_cleanup_data;            // number of coherence cleanup packets
741    uint32_t m_cpt_cleanup_data_not_dirty;     // number of total cleanup data without extra data flits
742    uint32_t m_cpt_cleanup_data_dirty_word;    // number of total words dirty in cleanup data
743    uint32_t m_cpt_data_write_miss;            // number of total write miss
744    uint32_t m_cpt_data_write_on_zombi;        // number of frozen cycles related to blocked write on line NCC/CC ZOMBI
745    uint32_t m_cpt_data_write_on_zombi_ncc;    // number of frozen cycles related to blocked write on line NCC ZOMBI
746
747    uint32_t m_cpt_icleanup_transaction;       // number of instruction cleanup transactions
748    uint32_t m_cpt_dcleanup_transaction;       // number of instructinumber of data cleanup transactions
749    uint32_t m_cost_icleanup_transaction;      // cumulated duration for VCI instruction cleanup transactions
750    uint32_t m_cost_dcleanup_transaction;      // cumulated duration for VCI data cleanup transactions
751
752    uint32_t m_cost_ins_tlb_inval_frz;         // number of frozen cycles related to checking ins tlb invalidate
753    uint32_t m_cpt_ins_tlb_inval;              // number of ins tlb invalidate
754
755    uint32_t m_cost_data_tlb_inval_frz;        // number of frozen cycles related to checking data tlb invalidate
756    uint32_t m_cpt_data_tlb_inval;             // number of data tlb invalidate
757
758    // FSM activity counters
759    uint32_t m_cpt_fsm_icache     [64];
760    uint32_t m_cpt_fsm_dcache     [64];
761    uint32_t m_cpt_fsm_cmd        [64];
762    uint32_t m_cpt_fsm_rsp        [64];
763    uint32_t m_cpt_fsm_cc_receive [64];
764    uint32_t m_cpt_fsm_cc_send    [64];
765
766    uint32_t m_cpt_stop_simulation;             // used to stop simulation if frozen
767    bool     m_monitor_ok;                      // used to debug cache output 
768    uint32_t m_monitor_base;               
769    uint32_t m_monitor_length;             
770
771protected:
772    SC_HAS_PROCESS(VciCcVCacheWrapper);
773
774public:
775    VciCcVCacheWrapper(
776        sc_module_name                      name,
777        const int                           proc_id,
778        const soclib::common::MappingTable  &mtd,
779        const soclib::common::IntTab        &srcid,
780        const size_t                        cc_global_id,
781        const size_t                        itlb_ways,
782        const size_t                        itlb_sets,
783        const size_t                        dtlb_ways,
784        const size_t                        dtlb_sets,
785        const size_t                        icache_ways,
786        const size_t                        icache_sets,
787        const size_t                        icache_words,
788        const size_t                        dcache_ways,
789        const size_t                        dcache_sets,
790        const size_t                        dcache_words,
791        const size_t                        wbuf_nlines,
792        const size_t                        wbuf_nwords,
793        const size_t                        x_width,
794        const size_t                        y_width,
795        const uint32_t                      max_frozen_cycles,
796        const uint32_t                      debug_start_cycle,
797        const bool                          debug_ok );
798
799    ~VciCcVCacheWrapper();
800
801    void print_cpi();
802    void print_stats();
803    void clear_stats();
804    void print_trace(size_t mode = 0);
805    bool frozen();
806    void cache_monitor(paddr_t addr);
807    void start_monitor(paddr_t,paddr_t);
808    void stop_monitor();
809    inline void iss_set_debug_mask(uint v) 
810    {
811            r_iss.set_debug_mask(v);
812    }
813
814    /////////////////////////////////////////////////////////////
815    // Set the m_dcache_paddr_ext_reset attribute
816    //
817    // The r_dcache_paddr_ext register will be initialized after
818    // reset with the m_dcache_paddr_ext_reset value
819    /////////////////////////////////////////////////////////////
820    inline void set_dcache_paddr_ext_reset(uint32_t v)
821    {
822        m_dcache_paddr_ext_reset = v;
823    }
824
825    /////////////////////////////////////////////////////////////
826    // Set the m_icache_paddr_ext_reset attribute
827    //
828    // The r_icache_paddr_ext register will be initialized after
829    // reset with the m_icache_paddr_ext_reset value
830    /////////////////////////////////////////////////////////////
831    inline void set_icache_paddr_ext_reset(uint32_t v)
832    {
833        m_icache_paddr_ext_reset = v;
834    }
835
836private:
837    void transition();
838    void genMoore();
839
840    soclib_static_assert((int)iss_t::SC_ATOMIC == (int)vci_param::STORE_COND_ATOMIC);
841    soclib_static_assert((int)iss_t::SC_NOT_ATOMIC == (int)vci_param::STORE_COND_NOT_ATOMIC);
842};
843
844}}
845
846#endif /* SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H */
847
848// Local Variables:
849// tab-width: 4
850// c-basic-offset: 4
851// c-file-offsets:((innamespace . 0)(inline-open . 0))
852// indent-tabs-mode: nil
853// End:
854
855// vim: filetype=cpp:expandtab:shiftwidth=4:tabstop=4:softtabstop=4
Note: See TracBrowser for help on using the repository browser.