| 1 | |
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| 2 | # -*- python -*- |
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| 3 | |
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| 4 | Module('caba:tsar_iob_cluster', |
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| 5 | classname = 'soclib::caba::TsarIobCluster', |
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| 6 | |
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| 7 | tmpl_parameters = [ |
|---|
| 8 | parameter.Module('vci_param_int', default = 'caba:vci_param', |
|---|
| 9 | cell_size = parameter.Reference('vci_data_width_int')), |
|---|
| 10 | parameter.Module('vci_param_ext', default = 'caba:vci_param', |
|---|
| 11 | cell_size = parameter.Reference('vci_data_width_ext')), |
|---|
| 12 | parameter.Int('dspin_int_cmd_width'), |
|---|
| 13 | parameter.Int('dspin_int_rsp_width'), |
|---|
| 14 | parameter.Int('dspin_ram_cmd_width'), |
|---|
| 15 | parameter.Int('dspin_ram_rsp_width'), |
|---|
| 16 | ], |
|---|
| 17 | |
|---|
| 18 | header_files = [ |
|---|
| 19 | '../source/include/tsar_iob_cluster.h', |
|---|
| 20 | '../source/include/tsar_iob_cluster.h', |
|---|
| 21 | ], |
|---|
| 22 | |
|---|
| 23 | implementation_files = [ |
|---|
| 24 | '../source/src/tsar_iob_cluster.cpp', |
|---|
| 25 | ], |
|---|
| 26 | |
|---|
| 27 | uses = [ |
|---|
| 28 | Uses('caba:base_module'), |
|---|
| 29 | Uses('common:mapping_table'), |
|---|
| 30 | Uses('common:iss2'), |
|---|
| 31 | Uses('common:elf_file_loader'), |
|---|
| 32 | |
|---|
| 33 | # internal network components |
|---|
| 34 | Uses('caba:vci_cc_vcache_wrapper', |
|---|
| 35 | cell_size = parameter.Reference('vci_data_width_int'), |
|---|
| 36 | dspin_in_width = parameter.Reference('dspin_int_cmd_width'), |
|---|
| 37 | dspin_out_width = parameter.Reference('dspin_int_rsp_width'), |
|---|
| 38 | iss_t = 'common:gdb_iss', |
|---|
| 39 | gdb_iss_t = 'common:mips32el'), |
|---|
| 40 | |
|---|
| 41 | Uses('caba:vci_mem_cache', |
|---|
| 42 | memc_cell_size_int = parameter.Reference('vci_data_width_int'), |
|---|
| 43 | memc_cell_size_ext = parameter.Reference('vci_data_width_ext'), |
|---|
| 44 | dspin_in_width = parameter.Reference('dspin_int_rsp_width'), |
|---|
| 45 | dspin_out_width = parameter.Reference('dspin_int_cmd_width')), |
|---|
| 46 | |
|---|
| 47 | Uses('caba:vci_xicu', |
|---|
| 48 | cell_size = parameter.Reference('vci_data_width_int')), |
|---|
| 49 | |
|---|
| 50 | Uses('caba:vci_simple_rom', |
|---|
| 51 | cell_size = parameter.Reference('vci_data_width_int')), |
|---|
| 52 | |
|---|
| 53 | Uses('caba:vci_multi_tty', |
|---|
| 54 | cell_size = parameter.Reference('vci_data_width_int')), |
|---|
| 55 | |
|---|
| 56 | Uses('caba:vci_multi_dma', |
|---|
| 57 | cell_size = parameter.Reference('vci_data_width_int')), |
|---|
| 58 | |
|---|
| 59 | Uses('caba:vci_local_crossbar', |
|---|
| 60 | cell_size = parameter.Reference('vci_data_width_int')), |
|---|
| 61 | |
|---|
| 62 | Uses('caba:dspin_local_crossbar', |
|---|
| 63 | flit_width = parameter.Reference('dspin_int_cmd_width')), |
|---|
| 64 | |
|---|
| 65 | Uses('caba:dspin_local_crossbar', |
|---|
| 66 | flit_width = parameter.Reference('dspin_int_rsp_width')), |
|---|
| 67 | |
|---|
| 68 | Uses('caba:vci_dspin_initiator_wrapper', |
|---|
| 69 | cell_size = parameter.Reference('vci_data_width_int'), |
|---|
| 70 | dspin_cmd_width = parameter.Reference('dspin_int_cmd_width'), |
|---|
| 71 | dspin_rsp_width = parameter.Reference('dspin_int_rsp_width')), |
|---|
| 72 | |
|---|
| 73 | Uses('caba:vci_dspin_target_wrapper', |
|---|
| 74 | cell_size = parameter.Reference('vci_data_width_int'), |
|---|
| 75 | dspin_cmd_width = parameter.Reference('dspin_int_cmd_width'), |
|---|
| 76 | dspin_rsp_width = parameter.Reference('dspin_int_rsp_width')), |
|---|
| 77 | |
|---|
| 78 | Uses('caba:virtual_dspin_router', |
|---|
| 79 | flit_width = parameter.Reference('dspin_int_cmd_width')), |
|---|
| 80 | |
|---|
| 81 | Uses('caba:virtual_dspin_router', |
|---|
| 82 | flit_width = parameter.Reference('dspin_int_rsp_width')), |
|---|
| 83 | |
|---|
| 84 | # RAM network components |
|---|
| 85 | Uses('caba:vci_dspin_initiator_wrapper', |
|---|
| 86 | cell_size = parameter.Reference('vci_data_width_ext'), |
|---|
| 87 | dspin_cmd_width = parameter.Reference('dspin_ram_cmd_width'), |
|---|
| 88 | dspin_rsp_width = parameter.Reference('dspin_ram_rsp_width')), |
|---|
| 89 | |
|---|
| 90 | Uses('caba:vci_dspin_target_wrapper', |
|---|
| 91 | cell_size = parameter.Reference('vci_data_width_ext'), |
|---|
| 92 | dspin_cmd_width = parameter.Reference('dspin_ram_cmd_width'), |
|---|
| 93 | dspin_rsp_width = parameter.Reference('dspin_ram_rsp_width')), |
|---|
| 94 | |
|---|
| 95 | Uses('caba:dspin_router_tsar', |
|---|
| 96 | flit_width = parameter.Reference('dspin_ram_cmd_width')), |
|---|
| 97 | |
|---|
| 98 | Uses('caba:dspin_router_tsar', |
|---|
| 99 | flit_width = parameter.Reference('dspin_ram_rsp_width')), |
|---|
| 100 | |
|---|
| 101 | Uses('caba:vci_simple_ram', |
|---|
| 102 | cell_size = parameter.Reference('vci_data_width_ext')), |
|---|
| 103 | |
|---|
| 104 | # IOX network components |
|---|
| 105 | Uses('caba:vci_io_bridge', |
|---|
| 106 | iob_cell_size_int = parameter.Reference('vci_data_width_int'), |
|---|
| 107 | iob_cell_size_ext = parameter.Reference('vci_data_width_ext')), |
|---|
| 108 | ], |
|---|
| 109 | |
|---|
| 110 | ports = [ |
|---|
| 111 | Port('caba:bit_in', 'p_resetn', auto = 'resetn'), |
|---|
| 112 | Port('caba:clock_in', 'p_clk', auto = 'clock'), |
|---|
| 113 | |
|---|
| 114 | Port('caba:dspin_output', 'p_int_cmd_out', [4, 3], |
|---|
| 115 | dspin_data_size = parameter.Reference('dspin_int_cmd_width')), |
|---|
| 116 | Port('caba:dspin_input', 'p_int_cmd_in', [4, 3], |
|---|
| 117 | dspin_data_size = parameter.Reference('dspin_int_cmd_width')), |
|---|
| 118 | Port('caba:dspin_output', 'p_int_rsp_out', [4, 2], |
|---|
| 119 | dspin_data_size = parameter.Reference('dspin_int_rsp_width')), |
|---|
| 120 | Port('caba:dspin_input', 'p_int_rsp_in', [4, 2], |
|---|
| 121 | dspin_data_size = parameter.Reference('dspin_int_rsp_width')), |
|---|
| 122 | |
|---|
| 123 | Port('caba:dspin_output', 'p_ram_cmd_out', [4], |
|---|
| 124 | dspin_data_size = parameter.Reference('dspin_ram_cmd_width')), |
|---|
| 125 | Port('caba:dspin_input', 'p_ram_cmd_in', [4], |
|---|
| 126 | dspin_data_size = parameter.Reference('dspin_ram_cmd_width')), |
|---|
| 127 | Port('caba:dspin_output', 'p_ram_rsp_out', [4], |
|---|
| 128 | dspin_data_size = parameter.Reference('dspin_ram_rsp_width')), |
|---|
| 129 | Port('caba:dspin_input', 'p_ram_rsp_in', [4], |
|---|
| 130 | dspin_data_size = parameter.Reference('dspin_ram_rsp_width')), |
|---|
| 131 | ], |
|---|
| 132 | ) |
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| 133 | |
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| 134 | |
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