source: trunk/modules/vci_cc_vcache_wrapper_multi/caba/source/include/vci_cc_vcache_wrapper_multi.h @ 40

Last change on this file since 40 was 40, checked in by gao, 14 years ago

cc_vcache_multi added
File size: 24.7 KB
Line 
1/* -*- c++ -*-
2 * File : vci_cc_vcache_wrapper_multi.h
3 * Copyright (c) UPMC, Lip6, SoC
4 * Authors : Alain GREINER, Yang GAO
5 *
6 * SOCLIB_LGPL_HEADER_BEGIN
7 *
8 * This file is part of SoCLib, GNU LGPLv2.1.
9 *
10 * SoCLib is free software; you can redistribute it and/or modify it
11 * under the terms of the GNU Lesser General Public License as published
12 * by the Free Software Foundation; version 2.1 of the License.
13 *
14 * SoCLib is distributed in the hope that it will be useful, but
15 * WITHOUT ANY WARRANTY; without even the implied warranty of
16 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
17 * Lesser General Public License for more details.
18 *
19 * You should have received a copy of the GNU Lesser General Public
20 * License along with SoCLib; if not, write to the Free Software
21 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
22 * 02110-1301 USA
23 *
24 * SOCLIB_LGPL_HEADER_END
25 */
26 
27#ifndef SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_MULTI_H
28#define SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_MULTI_H
29
30#include <inttypes.h>
31#include <systemc>
32#include "caba_base_module.h"
33#include "multi_write_buffer.h"
34#include "generic_cache.h"
35#include "vci_initiator.h"
36#include "vci_target.h"
37#include "mapping_table.h"
38#include "generic_tlb.h"
39#include "static_assert.h"
40
41namespace soclib {
42namespace caba {
43
44using namespace sc_core;
45
46////////////////////////////////////////////
47template<typename vci_param, typename iss_t>
48class VciCcVCacheWrapperMulti
49////////////////////////////////////////////
50    : public soclib::caba::BaseModule
51{
52    typedef uint32_t vaddr_t;
53    typedef uint32_t data_t;
54    typedef uint32_t tag_t;
55    typedef uint32_t type_t;
56    typedef typename iss_t::DataOperationType data_op_t;
57
58    typedef typename vci_param::addr_t  paddr_t;
59    typedef typename vci_param::be_t    vci_be_t;
60        typedef typename vci_param::srcid_t vci_srcid_t;
61        typedef typename vci_param::trdid_t vci_trdid_t;
62        typedef typename vci_param::pktid_t vci_pktid_t;
63        typedef typename vci_param::plen_t  vci_plen_t;
64
65    enum icache_fsm_state_e { 
66        ICACHE_IDLE,                // 00
67        ICACHE_BIS,                 // 01
68        ICACHE_TLB1_READ,           // 02
69        ICACHE_TLB1_LL_WAIT,        // 03
70        ICACHE_TLB1_SC_WAIT,        // 04
71        ICACHE_TLB1_UPDT,           // 05
72        ICACHE_TLB2_READ,           // 06
73        ICACHE_TLB2_LL_WAIT,        // 07
74        ICACHE_TLB2_SC_WAIT,        // 08
75        ICACHE_TLB2_UPDT,           // 09
76        ICACHE_TLB_FLUSH,           // 0a
77        ICACHE_CACHE_FLUSH,         // 0b
78        ICACHE_TLB_INVAL,           // 0c
79        ICACHE_CACHE_INVAL,         // 0d
80        ICACHE_CACHE_INVAL_PA,      // 0e
81        ICACHE_MISS_WAIT,           // 0f
82        ICACHE_UNC_WAIT,            // 10
83        ICACHE_MISS_UPDT,           // 11
84        ICACHE_ERROR,               // 12
85        ICACHE_CC_INVAL,            // 13
86        ICACHE_TLB_CC_INVAL,        // 14
87    };
88
89    enum dcache_fsm_state_e { 
90        DCACHE_IDLE,                // 00
91        DCACHE_BIS,                 // 01
92        DCACHE_TLB1_READ,           // 02
93        DCACHE_TLB1_LL_WAIT,        // 03
94        DCACHE_TLB1_SC_WAIT,        // 04
95        DCACHE_TLB1_UPDT,           // 05
96        DCACHE_TLB2_READ,           // 06
97        DCACHE_TLB2_LL_WAIT,        // 07
98        DCACHE_TLB2_SC_WAIT,        // 08
99        DCACHE_TLB2_UPDT,           // 09
100        DCACHE_CTXT_SWITCH,         // 0a
101        DCACHE_ICACHE_FLUSH,        // 0b
102        DCACHE_DCACHE_FLUSH,        // 0c
103        DCACHE_ITLB_INVAL,          // 0d
104        DCACHE_DTLB_INVAL,          // 0e
105        DCACHE_ICACHE_INVAL,        // 0f
106        DCACHE_DCACHE_INVAL,        // 10
107        DCACHE_ICACHE_INVAL_PA,     // 0f
108        DCACHE_DCACHE_INVAL_PA,     // 10
109        DCACHE_DCACHE_SYNC,         // 11
110        DCACHE_LL_DIRTY_WAIT,       // 12
111        DCACHE_SC_DIRTY_WAIT,       // 13
112        DCACHE_WRITE_UPDT,          // 14
113        DCACHE_WRITE_DIRTY,         // 15
114        DCACHE_WRITE_REQ,           // 16
115        DCACHE_MISS_WAIT,           // 17
116        DCACHE_MISS_UPDT,           // 18
117        DCACHE_UNC_WAIT,            // 19
118        DCACHE_ERROR,               // 1a
119        DCACHE_CC_CHECK,            // 1b
120        DCACHE_CC_INVAL,            // 1c
121        DCACHE_CC_UPDT,             // 1d
122        DCACHE_CC_NOP,              // 1e
123        DCACHE_TLB_CC_INVAL,        // 1f
124    };
125
126    enum cmd_fsm_state_e {     
127        CMD_IDLE,           // 00
128        CMD_ITLB_READ,      // 01
129        CMD_ITLB_ACC_LL,    // 02
130        CMD_ITLB_ACC_SC,    // 03
131        CMD_INS_MISS,       // 04
132        CMD_INS_UNC,        // 05
133        CMD_DTLB_READ,      // 06
134        CMD_DTLB_ACC_LL,    // 07
135        CMD_DTLB_ACC_SC,    // 08
136        CMD_DTLB_DIRTY_LL,  // 09
137        CMD_DTLB_DIRTY_SC,  // 0a
138        CMD_DATA_UNC,       // 0b
139        CMD_DATA_MISS,      // 0c
140        CMD_DATA_WRITE,     // 0d
141    };
142
143    enum rsp_fsm_state_e {       
144        RSP_IDLE,           // 00
145        RSP_ITLB_READ,      // 01
146        RSP_ITLB_ACC_LL,    // 02
147        RSP_ITLB_ACC_SC,    // 03
148        RSP_INS_MISS,       // 04
149        RSP_INS_UNC,        // 05
150        RSP_DTLB_READ,      // 06
151        RSP_DTLB_ACC_LL,    // 07
152        RSP_DTLB_ACC_SC,    // 08
153        RSP_DTLB_DIRTY_LL,  // 09
154        RSP_DTLB_DIRTY_SC,  // 0a
155        RSP_DATA_MISS,      // 0b
156        RSP_DATA_UNC,       // 0c
157        RSP_DATA_WRITE,     // 0d
158    };
159
160    enum tgt_fsm_state_e { 
161        TGT_IDLE,                   // 00
162        TGT_UPDT_WORD,              // 01
163        TGT_UPDT_DATA,              // 02
164        TGT_REQ_BROADCAST,          // 03
165        TGT_REQ_ICACHE,             // 04
166        TGT_REQ_DCACHE,             // 05
167        TGT_RSP_BROADCAST,          // 06
168        TGT_RSP_ICACHE,             // 07
169        TGT_RSP_DCACHE,             // 08
170    };
171
172    enum inval_itlb_fsm_state_e {
173        INVAL_ITLB_IDLE,        // 00
174        INVAL_ITLB_CHECK,       // 01
175        INVAL_ITLB_INVAL,       // 02
176        INVAL_ITLB_CLEAR,       // 03
177    };
178
179    enum inval_dtlb_fsm_state_e {
180        INVAL_DTLB_IDLE,        // 00
181        INVAL_DTLB_CHECK,       // 01
182        INVAL_DTLB_INVAL,       // 02
183        INVAL_DTLB_CLEAR,       // 03
184    };
185
186    enum cleanup_fsm_state_e {
187        CLEANUP_CMD,                // 00
188        CLEANUP_ICACHE_RSP,         // 01
189        CLEANUP_DCACHE_RSP,         // 02
190    };
191
192    // TLB Mode ITLB / DTLB / ICACHE / DCACHE
193    enum {         
194        ALL_DEACTIVE = 0x0000,   // TLBs disactive caches disactive
195        INS_TLB_MASK    = 0x8,
196        DATA_TLB_MASK   = 0x4,
197        INS_CACHE_MASK  = 0x2,
198        DATA_CACHE_MASK = 0x1,
199    };
200
201    // Error Type
202    enum mmu_error_type_e {
203        MMU_NONE                      = 0x0000, // None
204        MMU_WRITE_PT1_UNMAPPED        = 0x0001, // Write access of Page fault on Page Table 1          (non fatal error)
205        MMU_WRITE_PT2_UNMAPPED        = 0x0002, // Write access of Page fault on Page Table 2          (non fatal error)
206        MMU_WRITE_PRIVILEGE_VIOLATION = 0x0004, // Write access of Protected access in user mode       (user error)
207        MMU_WRITE_ACCES_VIOLATION         = 0x0008, // Write access of write access to a non writable page (user error)
208        MMU_WRITE_UNDEFINED_XTN           = 0x0020, // Write access of undefined external access address   (user error)
209        MMU_WRITE_PT1_ILLEGAL_ACCESS  = 0x0040, // Write access of Bus Error accessing Table 1         (kernel error)
210        MMU_WRITE_PT2_ILLEGAL_ACCESS  = 0x0080, // Write access of Bus Error accessing Table 2         (kernel error)
211        MMU_WRITE_DATA_ILLEGAL_ACCESS = 0x0100, // Write access of Bus Error in cache access           (kernel error)
212        MMU_READ_PT1_UNMAPPED         = 0x1001, // Read access of Page fault on Page Table 1           (non fatal error)
213        MMU_READ_PT2_UNMAPPED         = 0x1002, // Read access of Page fault on Page Table 2           (non fatal error)
214        MMU_READ_PRIVILEGE_VIOLATION  = 0x1004, // Read access of Protected access in user mode            (user error)
215        MMU_READ_EXEC_VIOLATION           = 0x1010, // Exec access to a non exec page                      (user error)
216        MMU_READ_UNDEFINED_XTN        = 0x1020, // Read access of Undefined external access address    (user error)
217        MMU_READ_PT1_ILLEGAL_ACCESS   = 0x1040, // Read access of Bus Error in Table1 access           (kernel error)
218        MMU_READ_PT2_ILLEGAL_ACCESS   = 0x1080, // Read access of Bus Error in Table2 access           (kernel error)
219        MMU_READ_DATA_ILLEGAL_ACCESS  = 0x1100, // Read access of Bus Error in cache access            (kernel error)
220    };
221
222    // Cleanup Type
223    enum {
224        NONE,           // reset
225        CACHE_CLEANUP,  // cache cleanup
226        TLB_CLEANUP,    // TLB cleanup
227    };
228
229    enum transaction_type_e {
230        TYPE_DATA_UNC    = 0x0,  //     000
231        TYPE_DATA_MISS   = 0x1,  //     001
232        TYPE_INS_UNC     = 0x2,  //     010
233        TYPE_INS_MISS    = 0x3,  //     011
234        TYPE_INS_TLB_1   = 0x6,  //     110
235        TYPE_INS_TLB_2   = 0x7,  //     111   
236        TYPE_DATA_TLB_1  = 0x4,  //     100
237        TYPE_DATA_TLB_2  = 0x5,  //     101   
238        TYPE_INS_LL_ACC  = 0xe,  //  01 110
239        TYPE_INS_SC_ACC  = 0x16, //  10 110
240        TYPE_DATA_LL_ACC = 0xc,  //  01 100
241        TYPE_DATA_SC_ACC = 0x14, //  10 100
242        TYPE_DATA_LL_D   = 0x1c, //  11 100
243        TYPE_DATA_SC_D   = 0x24, // 100 100
244    };
245
246public:
247    sc_in<bool>                             p_clk;
248    sc_in<bool>                             p_resetn;
249    sc_in<bool>                             p_irq[iss_t::n_irq];
250    soclib::caba::VciInitiator<vci_param>   p_vci_ini_rw;
251    soclib::caba::VciInitiator<vci_param>   p_vci_ini_c;
252    soclib::caba::VciTarget<vci_param>      p_vci_tgt;
253
254private:
255    // STRUCTURAL PARAMETERS
256    soclib::common::AddressDecodingTable<uint32_t, bool>    m_cacheability_table;
257    const soclib::common::Segment                           m_segment;
258    iss_t                                                   m_iss;   
259    const vci_srcid_t                                       m_srcid_rw;
260    const vci_srcid_t                                       m_srcid_c;
261
262    const size_t  m_itlb_ways;
263    const size_t  m_itlb_sets;
264
265    const size_t  m_dtlb_ways;
266    const size_t  m_dtlb_sets;
267
268    const size_t  m_icache_ways;
269    const size_t  m_icache_sets;
270    const size_t  m_icache_yzmask;
271    const size_t  m_icache_words;
272
273    const size_t  m_dcache_ways;
274    const size_t  m_dcache_sets;
275    const size_t  m_dcache_yzmask;
276    const size_t  m_dcache_words;
277
278    //const size_t  m_write_buf_size;
279    const size_t  m_wbuf_nlines; 
280    const size_t  m_paddr_nbits; 
281
282    // instruction and data vcache tlb instances
283    soclib::caba::GenericCcTlb<paddr_t>    icache_tlb;
284    soclib::caba::GenericCcTlb<paddr_t>    dcache_tlb;
285
286    sc_signal<vaddr_t>      r_mmu_ptpr;             // page table pointer register
287    sc_signal<int>          r_mmu_mode;             // tlb mode register
288    sc_signal<int>          r_mmu_params;           // mmu parameters register
289    sc_signal<int>          r_mmu_release;          // mmu release register
290    sc_signal<int>          r_mmu_word_lo;          // mmu misc data low
291    sc_signal<int>          r_mmu_word_hi;          // mmu mmu misc data hight
292
293    // DCACHE FSM REGISTERS
294    sc_signal<int>          r_dcache_fsm;               // state register
295    sc_signal<paddr_t>      r_dcache_paddr_save;        // physical address
296    sc_signal<data_t>       r_dcache_wdata_save;        // write data
297    sc_signal<data_t>       r_dcache_rdata_save;        // read data
298    sc_signal<type_t>       r_dcache_type_save;         // access type
299    sc_signal<vci_be_t>     r_dcache_be_save;           // byte enable
300    sc_signal<bool>         r_dcache_cached_save;       // used by the write buffer
301    sc_signal<paddr_t>      r_dcache_tlb_paddr;         // physical address of tlb miss
302    sc_signal<bool>         r_dcache_dirty_save;        // used for TLB dirty bit update
303    sc_signal<size_t>       r_dcache_tlb_set_save;      // used for TLB dirty bit update
304    sc_signal<size_t>       r_dcache_tlb_way_save;      // used for TLB dirty bit update
305    sc_signal<vaddr_t>      r_dcache_id1_save;          // used by the PT1 bypass
306    sc_signal<paddr_t>      r_dcache_ptba_save;         // used by the PT1 bypass
307    sc_signal<bool>         r_dcache_ptba_ok;           // used by the PT1 bypass
308    sc_signal<data_t>       r_dcache_pte_update;        // used for page table update
309    sc_signal<tag_t>        r_dcache_ppn_save;          // used for speculative cache access
310    sc_signal<tag_t>        r_dcache_vpn_save;          // used for speculative cache access
311    sc_signal<bool>         r_dtlb_translation_valid;   // used for speculative address
312    sc_signal<bool>         r_dcache_hit_p_save;        // used to save hit_p in case BIS
313
314    sc_signal<data_t>       r_dcache_error_type;        // software visible register
315    sc_signal<vaddr_t>      r_dcache_bad_vaddr;         // software visible register
316
317    sc_signal<bool>         r_dcache_miss_req;          // used for cached read miss
318    sc_signal<bool>         r_dcache_unc_req;           // used for uncached read miss
319    sc_signal<bool>         r_dcache_write_req;         // used for write
320    sc_signal<bool>         r_dcache_tlb_read_req;      // used for tlb ptba or pte read
321    sc_signal<bool>         r_dcache_tlb_first_req;     // used for tlb ptba or pte read   
322    sc_signal<bool>         r_dcache_tlb_ll_acc_req;    // used for tlb entry type update
323    sc_signal<bool>         r_dcache_tlb_sc_acc_req;    // used for tlb entry type update
324    sc_signal<bool>         r_dcache_tlb_ll_dirty_req;  // used for tlb dirty bit update
325    sc_signal<bool>         r_dcache_tlb_sc_dirty_req;  // used for tlb dirty bit update
326    sc_signal<bool>         r_dcache_tlb_sc_fail;       // used for tlb entry sc failed
327    sc_signal<bool>         r_dcache_tlb_ptba_read;     // used for tlb ptba read when write dirty bit
328    sc_signal<bool>         r_dcache_xtn_req;           // used for xtn write for ICACHE
329   
330    // coherence registers
331    sc_signal<int>          r_dcache_fsm_save;          // state save register
332    sc_signal<size_t>       r_dcache_way;
333    sc_signal<size_t>       r_dcache_set;
334    sc_signal<bool>         r_dcache_cleanup_req;
335    sc_signal<data_t>       r_dcache_cleanup_line;
336    sc_signal<int>          r_dcache_cleanup_type;       
337    sc_signal<bool>         r_dcache_inval_rsp;
338
339    // ICACHE FSM REGISTERS
340    sc_signal<int>          r_icache_fsm;               // state register
341    sc_signal<paddr_t>      r_icache_paddr_save;        // physical address
342    sc_signal<vaddr_t>      r_icache_id1_save;          // used by the PT1 bypass
343    sc_signal<paddr_t>      r_icache_ptba_save;         // used by the PT1 bypass
344    sc_signal<bool>         r_icache_ptba_ok;           // used by the PT1 bypass
345    sc_signal<data_t>       r_icache_pte_update;        // used for page table update
346    sc_signal<tag_t>        r_icache_ppn_save;          // used for speculative cache access
347    sc_signal<tag_t>        r_icache_vpn_save;          // used for speculative cache access
348    sc_signal<bool>         r_itlb_translation_valid;   // used for speculative physical address
349    sc_signal<vaddr_t>      r_icache_vaddr_req;          // used by the PT1 bypass
350
351    sc_signal<data_t>       r_icache_error_type;        // software visible registers
352    sc_signal<vaddr_t>      r_icache_bad_vaddr;         // software visible registers
353
354    sc_signal<bool>         r_icache_miss_req;          // used for cached read miss
355    sc_signal<bool>         r_icache_unc_req;           // used for uncached read miss
356    sc_signal<bool>         r_icache_tlb_read_req;      // used for tlb ptba or pte read
357    sc_signal<bool>         r_icache_tlb_first_req;     // used for tlb ptba or pte read   
358    sc_signal<bool>         r_icache_tlb_ll_req;        // used for tlb entry type update
359    sc_signal<bool>         r_icache_tlb_sc_req;        // used for tlb entry type update
360    sc_signal<bool>         r_icache_tlb_sc_fail;       // used for tlb entry sc failed
361
362    // coherence registers
363    sc_signal<int>          r_icache_fsm_save;
364    sc_signal<size_t>       r_icache_way;
365    sc_signal<size_t>       r_icache_set;
366    sc_signal<bool>         r_icache_cleanup_req;
367    sc_signal<data_t>       r_icache_cleanup_line;
368    sc_signal<int>          r_icache_cleanup_type;         
369    sc_signal<bool>         r_icache_inval_rsp;
370
371    // VCI_CMD FSM REGISTERS
372    sc_signal<int>          r_vci_cmd_fsm;
373    sc_signal<size_t>       r_vci_cmd_min;       
374    sc_signal<size_t>       r_vci_cmd_max;       
375    sc_signal<size_t>       r_vci_cmd_cpt;     
376
377    // VCI_RSP FSM REGISTERS
378    sc_signal<int>          r_vci_rsp_fsm;
379    sc_signal<size_t>       r_vci_rsp_cpt;
380    sc_signal<bool>         r_vci_rsp_ins_ok;
381    sc_signal<bool>         r_vci_rsp_data_ok;
382    sc_signal<bool>         r_vci_rsp_ins_error;
383    sc_signal<bool>         r_vci_rsp_data_error;
384
385    data_t                  *r_icache_miss_buf;   
386    data_t                  *r_dcache_miss_buf; 
387
388    // VCI_TGT FSM REGISTERS
389    data_t                  *r_tgt_buf;
390    bool                    *r_tgt_val;
391
392    sc_signal<int>          r_vci_tgt_fsm;
393    sc_signal<paddr_t>      r_tgt_addr;
394    sc_signal<size_t>       r_tgt_word;
395    sc_signal<bool>         r_tgt_update;
396    sc_signal<bool>         r_tgt_broadcast;
397    sc_signal<vci_srcid_t>  r_tgt_srcid;
398    sc_signal<vci_pktid_t>  r_tgt_pktid;
399    sc_signal<vci_trdid_t>  r_tgt_trdid;
400    sc_signal<vci_plen_t>   r_tgt_plen;
401    sc_signal<bool>         r_tgt_icache_req;
402    sc_signal<bool>         r_tgt_dcache_req;
403    sc_signal<bool>         r_tgt_icache_rsp;
404    sc_signal<bool>         r_tgt_dcache_rsp;
405    sc_signal<size_t>       r_ccinval_itlb_cpt;
406    sc_signal<size_t>       r_ccinval_dtlb_cpt;
407
408    // INVAL CHECK FSM
409    sc_signal<int>          r_inval_itlb_fsm;         
410    sc_signal<bool>         r_icache_tlb_inval_req;   
411    sc_signal<bool>         r_itlb_cc_check_end;
412    sc_signal<size_t>       r_ccinval_itlb_way; 
413    sc_signal<size_t>       r_ccinval_itlb_set; 
414    sc_signal<bool>         r_icache_inval_tlb_rsp;
415    sc_signal<paddr_t>      r_icache_tlb_nline;
416    sc_signal<bool>         r_icache_cc_hit_t;
417
418    sc_signal<int>          r_inval_dtlb_fsm; 
419    sc_signal<bool>         r_dcache_tlb_inval_req;   
420    sc_signal<bool>         r_dtlb_cc_check_end;
421    sc_signal<size_t>       r_ccinval_dtlb_way; 
422    sc_signal<size_t>       r_ccinval_dtlb_set; 
423    sc_signal<bool>         r_dcache_inval_tlb_rsp;
424    sc_signal<paddr_t>      r_dcache_tlb_nline;
425    sc_signal<bool>         r_dcache_cc_hit_t;
426
427    // CLEANUP CHECK FSM
428    sc_signal<int>          r_cleanup_fsm;         
429
430    MultiWriteBuffer<paddr_t>   r_wbuf;
431    GenericCache<paddr_t>       r_icache;
432    GenericCache<paddr_t>       r_dcache;
433
434    // Activity counters
435    uint32_t m_cpt_dcache_data_read;        // DCACHE DATA READ
436    uint32_t m_cpt_dcache_data_write;       // DCACHE DATA WRITE
437    uint32_t m_cpt_dcache_dir_read;         // DCACHE DIR READ
438    uint32_t m_cpt_dcache_dir_write;        // DCACHE DIR WRITE
439
440    uint32_t m_cpt_icache_data_read;        // ICACHE DATA READ
441    uint32_t m_cpt_icache_data_write;       // ICACHE DATA WRITE
442    uint32_t m_cpt_icache_dir_read;         // ICACHE DIR READ
443    uint32_t m_cpt_icache_dir_write;        // ICACHE DIR WRITE
444
445    uint32_t m_cpt_frz_cycles;              // number of cycles where the cpu is frozen
446    uint32_t m_cpt_total_cycles;                // total number of cycles
447
448    // Cache activity counters
449    uint32_t m_cpt_read;                    // total number of read data
450    uint32_t m_cpt_write;                   // total number of write data
451    uint32_t m_cpt_data_miss;               // number of read miss
452    uint32_t m_cpt_ins_miss;                // number of instruction miss
453    uint32_t m_cpt_unc_read;                // number of read uncached
454    uint32_t m_cpt_write_cached;            // number of cached write
455    uint32_t m_cpt_ins_read;                // number of instruction read   
456
457    uint32_t m_cost_write_frz;              // number of frozen cycles related to write buffer of cache         
458    uint32_t m_cost_data_miss_frz;          // number of frozen cycles related to data miss of cache
459    uint32_t m_cost_unc_read_frz;           // number of frozen cycles related to uncached read of cache
460    uint32_t m_cost_ins_miss_frz;           // number of frozen cycles related to ins miss of cache
461    uint32_t m_cost_cc_wait_frz;            // number of frozen cycles related to cc check
462
463    uint32_t m_cpt_imiss_transaction;       // number of VCI instruction miss transactions
464    uint32_t m_cpt_dmiss_transaction;       // number of VCI data miss transactions
465    uint32_t m_cpt_unc_transaction;         // number of VCI uncached read transactions
466    uint32_t m_cpt_write_transaction;       // number of VCI write transactions
467
468    uint32_t m_cost_imiss_transaction;      // cumulated duration for VCI IMISS transactions
469    uint32_t m_cost_dmiss_transaction;      // cumulated duration for VCI DMISS transactions
470    uint32_t m_cost_unc_transaction;        // cumulated duration for VCI UNC transactions
471    uint32_t m_cost_write_transaction;      // cumulated duration for VCI WRITE transactions
472    uint32_t m_length_write_transaction;    // cumulated length for VCI WRITE transactions
473
474    // TLB activity counters
475    uint32_t m_cpt_ins_tlb_read;            // number of instruction tlb read
476    uint32_t m_cpt_ins_tlb_miss;            // number of instruction tlb miss
477    uint32_t m_cpt_ins_tlb_write_et;        // number of instruction tlb write ET
478
479    uint32_t m_cpt_data_tlb_read;           // number of data tlb read
480    uint32_t m_cpt_data_tlb_miss;           // number of data tlb miss
481    uint32_t m_cpt_data_tlb_write_et;       // number of data tlb write ET
482    uint32_t m_cpt_data_tlb_write_dirty;    // number of data tlb write dirty
483   
484    uint32_t m_cost_ins_tlb_miss_frz;       // number of frozen cycles related to instruction tlb miss
485    uint32_t m_cost_data_tlb_miss_frz;      // number of frozen cycles related to data tlb miss
486    uint32_t m_cost_ins_tlb_flush_frz;      // number of cycles for instruction tlb flush
487    uint32_t m_cost_data_tlb_flush_frz;     // number of cycles for data tlb flush
488    uint32_t m_cost_ins_cache_flush_frz;    // number of cycles for instruction cache flush
489    uint32_t m_cost_data_cache_flush_frz;   // number of cycles for data cache flush
490    uint32_t m_cost_data_waste_wait_frz;
491
492    uint32_t m_cpt_itlbmiss_transaction;    // number of itlb miss transactions
493    uint32_t m_cpt_itlb_write_transaction;  // number of itlb write ET transactions
494    uint32_t m_cpt_dtlbmiss_transaction;    // number of dtlb miss transactions
495    uint32_t m_cpt_dtlb_write_transaction;  // number of dtlb write ET and dirty transactions
496
497    uint32_t m_cost_itlbmiss_transaction;   // cumulated duration for VCI instruction TLB miss transactions
498    uint32_t m_cost_itlb_write_transaction; // cumulated duration for VCI instruction TLB write ET transactions
499    uint32_t m_cost_dtlbmiss_transaction;   // cumulated duration for VCI data TLB miss transactions
500    uint32_t m_cost_dtlb_write_transaction; // cumulated duration for VCI data TLB write transactions
501
502    uint32_t m_cpt_cc_update;               // number of coherence update packets
503    uint32_t m_cpt_cc_inval;                // number of coherence inval packets
504    uint32_t m_cpt_cc_broadcast;            // number of coherence inval packets
505
506    uint32_t m_cost_cc_update_frz;          // number of waiting cycles for coherence update
507    uint32_t m_cost_cc_inval_frz;           // number of waiting cycles for coherence invalidate
508
509protected:
510    SC_HAS_PROCESS(VciCcVCacheWrapperMulti);
511
512public:
513    VciCcVCacheWrapperMulti(
514        sc_module_name insname,
515        int proc_id,
516        const soclib::common::MappingTable &mtp,
517        const soclib::common::MappingTable &mtc,
518        const soclib::common::IntTab &initiator_index_rw,
519        const soclib::common::IntTab &initiator_index_c,
520        const soclib::common::IntTab &target_index,
521        size_t itlb_ways,
522        size_t itlb_sets,
523        size_t dtlb_ways,
524        size_t dtlb_sets,
525        size_t icache_ways,
526        size_t icache_sets,
527        size_t icache_words,
528        size_t dcache_ways,
529        size_t dcache_sets,
530        size_t dcache_words,
531        size_t wbuf_nwords,
532        size_t wbuf_nlines );
533
534    ~VciCcVCacheWrapperMulti();
535
536    void print_cpi();
537    void print_stats();
538
539private:
540    void transition();
541    void genMoore();
542
543    soclib_static_assert((int)iss_t::SC_ATOMIC == (int)vci_param::STORE_COND_ATOMIC);
544    soclib_static_assert((int)iss_t::SC_NOT_ATOMIC == (int)vci_param::STORE_COND_NOT_ATOMIC);
545};
546
547}}
548
549#endif /* SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_MULTI_H */
550
551// Local Variables:
552// tab-width: 4
553// c-basic-offset: 4
554// c-file-offsets:((innamespace . 0)(inline-open . 0))
555// indent-tabs-mode: nil
556// End:
557
558// vim: filetype=cpp:expandtab:shiftwidth=4:tabstop=4:softtabstop=4
559
Note: See TracBrowser for help on using the repository browser.