source: trunk/modules/vci_mem_cache/caba/source/include/vci_mem_cache.h @ 395

Last change on this file since 395 was 395, checked in by alain, 11 years ago

ntroducing support for 40 bits physical addresses.
File size: 35.9 KB
Line 
1/* -*- c++ -*-
2 * File         : vci_mem_cache.h
3 * Date         : 26/10/2008
4 * Copyright    : UPMC / LIP6
5 * Authors      : Alain Greiner / Eric Guthmuller
6 *
7 * SOCLIB_LGPL_HEADER_BEGIN
8 *
9 * This file is part of SoCLib, GNU LGPLv2.1.
10 *
11 * SoCLib is free software; you can redistribute it and/or modify it
12 * under the terms of the GNU Lesser General Public License as published
13 * by the Free Software Foundation; version 2.1 of the License.
14 *
15 * SoCLib is distributed in the hope that it will be useful, but
16 * WITHOUT ANY WARRANTY; without even the implied warranty of
17 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
18 * Lesser General Public License for more details.
19 *
20 * You should have received a copy of the GNU Lesser General Public
21 * License along with SoCLib; if not, write to the Free Software
22 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
23 * 02110-1301 USA
24 *
25 * SOCLIB_LGPL_HEADER_END
26 *
27 * Maintainers: alain eric.guthmuller@polytechnique.edu
28 *              cesar.fuguet-tortolero@lip6.fr
29 *              alexandre.joannou@lip6.fr
30 */
31
32#ifndef SOCLIB_CABA_MEM_CACHE_H
33#define SOCLIB_CABA_MEM_CACHE_H
34
35#include <inttypes.h>
36#include <systemc>
37#include <list>
38#include <cassert>
39#include "arithmetics.h"
40#include "alloc_elems.h"
41#include "caba_base_module.h"
42#include "vci_target.h"
43#include "vci_initiator.h"
44#include "generic_fifo.h"
45#include "mapping_table.h"
46#include "int_tab.h"
47#include "generic_llsc_global_table.h"
48#include "mem_cache_directory.h"
49#include "xram_transaction.h"
50#include "update_tab.h"
51#include "dspin_interface.h"
52#include "dspin_dhccp_param.h"
53
54#define TRT_ENTRIES      4      // Number of entries in TRT
55#define UPT_ENTRIES      4      // Number of entries in UPT
56#define HEAP_ENTRIES     1024   // Number of entries in HEAP
57
58namespace soclib {  namespace caba {
59
60  using namespace sc_core;
61
62  template<typename vci_param_int, 
63           typename vci_param_ext,
64           size_t   dspin_in_width,
65           size_t   dspin_out_width>
66    class VciMemCache
67    : public soclib::caba::BaseModule
68    {
69      typedef typename vci_param_int::fast_addr_t  addr_t;
70
71      typedef typename sc_dt::sc_uint<64>          wide_data_t;
72
73      typedef uint32_t data_t;
74      typedef uint32_t tag_t;
75      typedef uint32_t be_t;
76      typedef uint32_t copy_t;
77
78      /* States of the TGT_CMD fsm */
79      enum tgt_cmd_fsm_state_e{
80        TGT_CMD_IDLE,
81        TGT_CMD_READ,
82        TGT_CMD_WRITE,
83        TGT_CMD_CAS
84      };
85
86      /* States of the TGT_RSP fsm */
87      enum tgt_rsp_fsm_state_e
88      {
89        TGT_RSP_READ_IDLE,
90        TGT_RSP_WRITE_IDLE,
91        TGT_RSP_CAS_IDLE,
92        TGT_RSP_XRAM_IDLE,
93        TGT_RSP_INIT_IDLE,
94        TGT_RSP_CLEANUP_IDLE,
95        TGT_RSP_READ,
96        TGT_RSP_WRITE,
97        TGT_RSP_CAS,
98        TGT_RSP_XRAM,
99        TGT_RSP_INIT,
100        TGT_RSP_CLEANUP
101      };
102
103      /* States of the DSPIN_TGT fsm */
104      enum cc_receive_fsm_state_e
105      {
106        CC_RECEIVE_IDLE,
107        CC_RECEIVE_CLEANUP,
108        CC_RECEIVE_MULTI_ACK
109      };
110
111      /* States of the CC_SEND fsm */
112      enum cc_send_fsm_state_e
113      {
114        CC_SEND_XRAM_RSP_IDLE,
115        CC_SEND_WRITE_IDLE,
116        CC_SEND_CAS_IDLE,
117        CC_SEND_CLEANUP_IDLE,
118        CC_SEND_CLEANUP_ACK,
119        CC_SEND_XRAM_RSP_BRDCAST_HEADER,
120        CC_SEND_XRAM_RSP_BRDCAST_NLINE,
121        CC_SEND_XRAM_RSP_INVAL_HEADER,
122        CC_SEND_XRAM_RSP_INVAL_NLINE,
123        CC_SEND_WRITE_BRDCAST_HEADER,
124        CC_SEND_WRITE_BRDCAST_NLINE,
125        CC_SEND_WRITE_UPDT_HEADER,
126        CC_SEND_WRITE_UPDT_NLINE,
127        CC_SEND_WRITE_UPDT_DATA,
128        CC_SEND_CAS_BRDCAST_HEADER,
129        CC_SEND_CAS_BRDCAST_NLINE,
130        CC_SEND_CAS_UPDT_HEADER,
131        CC_SEND_CAS_UPDT_NLINE,
132        CC_SEND_CAS_UPDT_DATA,
133        CC_SEND_CAS_UPDT_DATA_HIGH
134      };
135
136      /* States of the MULTI_ACK fsm */
137      enum multi_ack_fsm_state_e
138      {
139        MULTI_ACK_IDLE,
140        MULTI_ACK_UPT_LOCK,
141        MULTI_ACK_UPT_CLEAR,
142        MULTI_ACK_WRITE_RSP
143      };
144
145      /* States of the READ fsm */
146      enum read_fsm_state_e
147      {
148        READ_IDLE,
149        READ_DIR_REQ,
150        READ_DIR_LOCK,
151        READ_DIR_HIT,
152        READ_HEAP_REQ,
153        READ_HEAP_LOCK,
154        READ_HEAP_WRITE,
155        READ_HEAP_ERASE,
156        READ_HEAP_LAST,
157        READ_RSP,
158        READ_TRT_LOCK,
159        READ_TRT_SET,
160        READ_TRT_REQ
161      };
162
163      /* States of the WRITE fsm */
164      enum write_fsm_state_e
165      {
166        WRITE_IDLE,
167        WRITE_NEXT,
168        WRITE_DIR_REQ,
169        WRITE_DIR_LOCK,
170        WRITE_DIR_READ,
171        WRITE_DIR_HIT,
172        WRITE_UPT_LOCK,
173        WRITE_UPT_HEAP_LOCK,
174        WRITE_UPT_REQ,
175        WRITE_UPT_NEXT,
176        WRITE_UPT_DEC,
177        WRITE_RSP,
178        WRITE_MISS_TRT_LOCK,
179        WRITE_MISS_TRT_DATA,
180        WRITE_MISS_TRT_SET,
181        WRITE_MISS_XRAM_REQ,
182        WRITE_BC_TRT_LOCK,
183        WRITE_BC_UPT_LOCK,
184        WRITE_BC_DIR_INVAL,
185        WRITE_BC_CC_SEND,
186        WRITE_BC_XRAM_REQ,
187        WRITE_WAIT
188      };
189
190      /* States of the IXR_RSP fsm */
191      enum ixr_rsp_fsm_state_e
192      {
193        IXR_RSP_IDLE,
194        IXR_RSP_ACK,
195        IXR_RSP_TRT_ERASE,
196        IXR_RSP_TRT_READ
197      };
198
199      /* States of the XRAM_RSP fsm */
200      enum xram_rsp_fsm_state_e
201      {
202        XRAM_RSP_IDLE,
203        XRAM_RSP_TRT_COPY,
204        XRAM_RSP_TRT_DIRTY,
205        XRAM_RSP_DIR_LOCK,
206        XRAM_RSP_DIR_UPDT,
207        XRAM_RSP_DIR_RSP,
208        XRAM_RSP_INVAL_LOCK,
209        XRAM_RSP_INVAL_WAIT,
210        XRAM_RSP_INVAL,
211        XRAM_RSP_WRITE_DIRTY,
212        XRAM_RSP_HEAP_REQ,
213        XRAM_RSP_HEAP_ERASE,
214        XRAM_RSP_HEAP_LAST,
215        XRAM_RSP_ERROR_ERASE,
216        XRAM_RSP_ERROR_RSP
217      };
218
219      /* States of the IXR_CMD fsm */
220      enum ixr_cmd_fsm_state_e
221      {
222        IXR_CMD_READ_IDLE,
223        IXR_CMD_WRITE_IDLE,
224        IXR_CMD_CAS_IDLE,
225        IXR_CMD_XRAM_IDLE,
226        IXR_CMD_READ,
227        IXR_CMD_WRITE,
228        IXR_CMD_CAS,
229        IXR_CMD_XRAM
230      };
231
232      /* States of the CAS fsm */
233      enum cas_fsm_state_e
234      {
235        CAS_IDLE,
236        CAS_DIR_REQ,
237        CAS_DIR_LOCK,
238        CAS_DIR_HIT_READ,
239        CAS_DIR_HIT_COMPARE,
240        CAS_DIR_HIT_WRITE,
241        CAS_UPT_LOCK,
242        CAS_UPT_HEAP_LOCK,
243        CAS_UPT_REQ,
244        CAS_UPT_NEXT,
245        CAS_BC_TRT_LOCK,
246        CAS_BC_UPT_LOCK,
247        CAS_BC_DIR_INVAL,
248        CAS_BC_CC_SEND,
249        CAS_BC_XRAM_REQ,
250        CAS_RSP_FAIL,
251        CAS_RSP_SUCCESS,
252        CAS_MISS_TRT_LOCK,
253        CAS_MISS_TRT_SET,
254        CAS_MISS_XRAM_REQ,
255        CAS_WAIT
256      };
257
258      /* States of the CLEANUP fsm */
259      enum cleanup_fsm_state_e
260      {
261        CLEANUP_IDLE,
262        CLEANUP_GET_NLINE,
263        CLEANUP_DIR_REQ,
264        CLEANUP_DIR_LOCK,
265        CLEANUP_DIR_WRITE,
266        CLEANUP_HEAP_REQ,
267        CLEANUP_HEAP_LOCK,
268        CLEANUP_HEAP_SEARCH,
269        CLEANUP_HEAP_CLEAN,
270        CLEANUP_HEAP_FREE,
271        CLEANUP_UPT_LOCK,
272        CLEANUP_UPT_DECREMENT,
273        CLEANUP_UPT_CLEAR,
274        CLEANUP_WRITE_RSP,
275        CLEANUP_SEND_ACK
276      };
277
278      /* States of the ALLOC_DIR fsm */
279      enum alloc_dir_fsm_state_e
280      {
281        ALLOC_DIR_RESET,
282        ALLOC_DIR_READ,
283        ALLOC_DIR_WRITE,
284        ALLOC_DIR_CAS,
285        ALLOC_DIR_CLEANUP,
286        ALLOC_DIR_XRAM_RSP
287      };
288
289      /* States of the ALLOC_TRT fsm */
290      enum alloc_trt_fsm_state_e
291      {
292        ALLOC_TRT_READ,
293        ALLOC_TRT_WRITE,
294        ALLOC_TRT_CAS,
295        ALLOC_TRT_XRAM_RSP,
296        ALLOC_TRT_IXR_RSP
297      };
298
299      /* States of the ALLOC_UPT fsm */
300      enum alloc_upt_fsm_state_e
301      {
302        ALLOC_UPT_WRITE,
303        ALLOC_UPT_XRAM_RSP,
304        ALLOC_UPT_MULTI_ACK,
305        ALLOC_UPT_CLEANUP,
306        ALLOC_UPT_CAS
307      };
308
309      /* States of the ALLOC_HEAP fsm */
310      enum alloc_heap_fsm_state_e
311      {
312        ALLOC_HEAP_RESET,
313        ALLOC_HEAP_READ,
314        ALLOC_HEAP_WRITE,
315        ALLOC_HEAP_CAS,
316        ALLOC_HEAP_CLEANUP,
317        ALLOC_HEAP_XRAM_RSP
318      };
319
320      /* transaction type, pktid field */
321      enum transaction_type_e
322      {
323          // b3 unused
324          // b2 READ / NOT READ
325          // Si READ
326          //  b1 DATA / INS
327          //  b0 UNC / MISS
328          // Si NOT READ
329          //  b1 accÚs table llsc type SW / other
330          //  b2 WRITE/CAS/LL/SC
331          TYPE_READ_DATA_UNC          = 0x0,
332          TYPE_READ_DATA_MISS         = 0x1,
333          TYPE_READ_INS_UNC           = 0x2,
334          TYPE_READ_INS_MISS          = 0x3,
335          TYPE_WRITE                  = 0x4,
336          TYPE_CAS                    = 0x5,
337          TYPE_LL                     = 0x6,
338          TYPE_SC                     = 0x7
339      };
340
341      /* SC return values */
342      enum sc_status_type_e
343      {
344          SC_SUCCESS  =   0x00000000,
345          SC_FAIL     =   0x00000001
346      };
347
348      // debug variables (for each FSM)
349      bool         m_debug_global;
350      bool         m_debug_tgt_cmd_fsm;
351      bool         m_debug_tgt_rsp_fsm;
352      bool         m_debug_cc_send_fsm;
353      bool         m_debug_cc_receive_fsm;
354      bool         m_debug_multi_ack_fsm;
355      bool         m_debug_read_fsm;
356      bool         m_debug_write_fsm;
357      bool         m_debug_cas_fsm;
358      bool         m_debug_cleanup_fsm;
359      bool         m_debug_ixr_cmd_fsm;
360      bool         m_debug_ixr_rsp_fsm;
361      bool         m_debug_xram_rsp_fsm;
362      bool         m_debug_previous_hit;
363      size_t       m_debug_previous_count;
364
365      bool         m_monitor_ok;
366      addr_t       m_monitor_base;
367      addr_t       m_monitor_length;
368
369      // instrumentation counters
370      uint32_t     m_cpt_cycles;        // Counter of cycles
371      uint32_t     m_cpt_read;          // Number of READ transactions
372      uint32_t     m_cpt_read_miss;     // Number of MISS READ
373      uint32_t     m_cpt_write;         // Number of WRITE transactions
374      uint32_t     m_cpt_write_miss;    // Number of MISS WRITE
375      uint32_t     m_cpt_write_cells;   // Cumulated length for WRITE transactions
376      uint32_t     m_cpt_write_dirty;   // Cumulated length for WRITE transactions
377      uint32_t     m_cpt_update;        // Number of UPDATE transactions
378      uint32_t     m_cpt_trt_rb;        // Read blocked by a hit in trt
379      uint32_t     m_cpt_trt_full;      // Transaction blocked due to a full trt
380      uint32_t     m_cpt_update_mult;   // Number of targets for UPDATE
381      uint32_t     m_cpt_inval;         // Number of INVAL  transactions
382      uint32_t     m_cpt_inval_mult;    // Number of targets for INVAL
383      uint32_t     m_cpt_inval_brdcast; // Number of BROADCAST INVAL
384      uint32_t     m_cpt_cleanup;       // Number of CLEANUP transactions
385      uint32_t     m_cpt_ll;            // Number of LL transactions
386      uint32_t     m_cpt_sc;            // Number of SC transactions
387      uint32_t     m_cpt_cas;           // Number of CAS transactions
388
389      size_t       m_prev_count;
390
391      protected:
392
393      SC_HAS_PROCESS(VciMemCache);
394
395      public:
396      sc_in<bool>                                 p_clk;
397      sc_in<bool>                                 p_resetn;
398      soclib::caba::VciTarget<vci_param_int>      p_vci_tgt;
399      soclib::caba::VciInitiator<vci_param_ext>   p_vci_ixr;
400      soclib::caba::DspinInput<dspin_in_width>    p_dspin_in;
401      soclib::caba::DspinOutput<dspin_out_width>  p_dspin_out;
402
403      VciMemCache(
404          sc_module_name name,                                // Instance Name
405          const soclib::common::MappingTable &mtp,            // Mapping table direct network
406          const soclib::common::MappingTable &mtx,            // Mapping table external network
407          const soclib::common::IntTab       &srcid_x,        // global index on external network
408          const soclib::common::IntTab       &tgtid_d,        // global index on direct network
409          const size_t                       cc_global_id,    // global index on cc network
410          const size_t                       nways,           // Number of ways per set
411          const size_t                       nsets,           // Number of sets
412          const size_t                       nwords,          // Number of words per line
413          const size_t                       max_copies,      // max number of copies in heap
414          const size_t                       heap_size=HEAP_ENTRIES,
415          const size_t                       trt_lines=TRT_ENTRIES, 
416          const size_t                       upt_lines=UPT_ENTRIES,     
417          const size_t                       debug_start_cycle=0,
418          const bool                         debug_ok=false );
419
420      ~VciMemCache();
421
422      void print_stats();
423      void print_trace();
424      void copies_monitor(addr_t addr);
425      void start_monitor(addr_t addr, addr_t length);
426      void stop_monitor();
427
428      private:
429
430      void transition();
431      void genMoore();
432      void check_monitor( const char *buf, addr_t addr, data_t data, bool read);
433
434      // Component attributes
435      std::list<soclib::common::Segment> m_seglist;          // segments allocated to memcache
436      size_t                             m_nseg;             // number of segments
437      soclib::common::Segment            **m_seg;            // array of segments pointers
438      const size_t                       m_srcid_x;          // global index on external network
439      const size_t                       m_initiators;       // Number of initiators
440      const size_t                       m_heap_size;        // Size of the heap
441      const size_t                       m_ways;             // Number of ways in a set
442      const size_t                       m_sets;             // Number of cache sets
443      const size_t                       m_words;            // Number of words in a line
444      const size_t                       m_cc_global_id;     // global_index on cc network
445      size_t                             m_debug_start_cycle;
446      bool                               m_debug_ok;
447      uint32_t                           m_trt_lines;
448      TransactionTab                     m_trt;              // xram transaction table
449      uint32_t                           m_upt_lines;
450      UpdateTab                          m_upt;              // pending update & invalidate
451      CacheDirectory                     m_cache_directory;  // data cache directory
452      CacheData                          m_cache_data;       // data array[set][way][word]
453      HeapDirectory                      m_heap;             // heap for copies
454      size_t                             m_max_copies;       // max number of copies in heap
455      GenericLLSCGlobalTable
456      < 32  ,                              // number of slots
457        4096,                              // number of processors in the system
458        8000,                              // registration life (# of LL operations)
459        addr_t >  m_llsc_table;            // ll/sc global registration table
460
461      // adress masks
462      const soclib::common::AddressMaskingTable<addr_t>   m_x;
463      const soclib::common::AddressMaskingTable<addr_t>   m_y;
464      const soclib::common::AddressMaskingTable<addr_t>   m_z;
465      const soclib::common::AddressMaskingTable<addr_t>   m_nline;
466
467      // broadcast address
468      uint32_t                           m_broadcast_boundaries;
469
470      //////////////////////////////////////////////////
471      // Registers controlled by the TGT_CMD fsm
472      //////////////////////////////////////////////////
473
474      // Fifo between TGT_CMD fsm and READ fsm
475      GenericFifo<addr_t>    m_cmd_read_addr_fifo;
476      GenericFifo<size_t>    m_cmd_read_length_fifo;
477      GenericFifo<size_t>    m_cmd_read_srcid_fifo;
478      GenericFifo<size_t>    m_cmd_read_trdid_fifo;
479      GenericFifo<size_t>    m_cmd_read_pktid_fifo;
480
481      // Fifo between TGT_CMD fsm and WRITE fsm
482      GenericFifo<addr_t>    m_cmd_write_addr_fifo;
483      GenericFifo<bool>      m_cmd_write_eop_fifo;
484      GenericFifo<size_t>    m_cmd_write_srcid_fifo;
485      GenericFifo<size_t>    m_cmd_write_trdid_fifo;
486      GenericFifo<size_t>    m_cmd_write_pktid_fifo;
487      GenericFifo<data_t>    m_cmd_write_data_fifo;
488      GenericFifo<be_t>      m_cmd_write_be_fifo;
489
490      // Fifo between TGT_CMD fsm and CAS fsm
491      GenericFifo<addr_t>    m_cmd_cas_addr_fifo;
492      GenericFifo<bool>      m_cmd_cas_eop_fifo;
493      GenericFifo<size_t>    m_cmd_cas_srcid_fifo;
494      GenericFifo<size_t>    m_cmd_cas_trdid_fifo;
495      GenericFifo<size_t>    m_cmd_cas_pktid_fifo;
496      GenericFifo<data_t>    m_cmd_cas_wdata_fifo;
497
498      // Fifo between INIT_RSP fsm and CLEANUP fsm
499      GenericFifo<uint64_t>  m_cc_receive_to_cleanup_fifo;
500     
501      // Fifo between INIT_RSP fsm and MULTI_ACK fsm
502      GenericFifo<uint64_t>  m_cc_receive_to_multi_ack_fifo;
503
504      sc_signal<int>         r_tgt_cmd_fsm;
505
506      ///////////////////////////////////////////////////////
507      // Registers controlled by the READ fsm
508      ///////////////////////////////////////////////////////
509
510      sc_signal<int>      r_read_fsm;        // FSM state
511      sc_signal<size_t>   r_read_copy;       // Srcid of the first copy
512      sc_signal<size_t>   r_read_copy_cache; // Srcid of the first copy
513      sc_signal<bool>     r_read_copy_inst;  // Type of the first copy
514      sc_signal<tag_t>    r_read_tag;        // cache line tag (in directory)
515      sc_signal<bool>     r_read_is_cnt;     // is_cnt bit (in directory)
516      sc_signal<bool>     r_read_lock;       // lock bit (in directory)
517      sc_signal<bool>     r_read_dirty;      // dirty bit (in directory)
518      sc_signal<size_t>   r_read_count;      // number of copies
519      sc_signal<size_t>   r_read_ptr;        // pointer to the heap
520      sc_signal<data_t> * r_read_data;       // data (one cache line)
521      sc_signal<size_t>   r_read_way;        // associative way (in cache)
522      sc_signal<size_t>   r_read_trt_index;  // Transaction Table index
523      sc_signal<size_t>   r_read_next_ptr;   // Next entry to point to
524      sc_signal<bool>     r_read_last_free;  // Last free entry
525      sc_signal<addr_t>   r_read_ll_key;     // LL key from the llsc_global_table
526
527      // Buffer between READ fsm and IXR_CMD fsm (ask a missing cache line to XRAM)
528      sc_signal<bool>     r_read_to_ixr_cmd_req;    // valid request
529      sc_signal<addr_t>   r_read_to_ixr_cmd_nline;  // cache line index
530      sc_signal<size_t>   r_read_to_ixr_cmd_trdid;  // index in Transaction Table
531
532      // Buffer between READ fsm and TGT_RSP fsm (send a hit read response to L1 cache)
533      sc_signal<bool>     r_read_to_tgt_rsp_req;    // valid request
534      sc_signal<size_t>   r_read_to_tgt_rsp_srcid;  // Transaction srcid
535      sc_signal<size_t>   r_read_to_tgt_rsp_trdid;  // Transaction trdid
536      sc_signal<size_t>   r_read_to_tgt_rsp_pktid;  // Transaction pktid
537      sc_signal<data_t> * r_read_to_tgt_rsp_data;   // data (one cache line)
538      sc_signal<size_t>   r_read_to_tgt_rsp_word;   // first word of the response
539      sc_signal<size_t>   r_read_to_tgt_rsp_length; // length of the response
540      sc_signal<addr_t>   r_read_to_tgt_rsp_ll_key; // LL key from the llsc_global_table
541
542      ///////////////////////////////////////////////////////////////
543      // Registers controlled by the WRITE fsm
544      ///////////////////////////////////////////////////////////////
545
546      sc_signal<int>      r_write_fsm;        // FSM state
547      sc_signal<addr_t>   r_write_address;    // first word address
548      sc_signal<size_t>   r_write_word_index; // first word index in line
549      sc_signal<size_t>   r_write_word_count; // number of words in line
550      sc_signal<size_t>   r_write_srcid;      // transaction srcid
551      sc_signal<size_t>   r_write_trdid;      // transaction trdid
552      sc_signal<size_t>   r_write_pktid;      // transaction pktid
553      sc_signal<data_t> * r_write_data;       // data (one cache line)
554      sc_signal<be_t>   * r_write_be;         // one byte enable per word
555      sc_signal<bool>     r_write_byte;       // (BE != 0X0) and (BE != 0xF)
556      sc_signal<bool>     r_write_is_cnt;     // is_cnt bit (in directory)
557      sc_signal<bool>     r_write_lock;       // lock bit (in directory)
558      sc_signal<tag_t>    r_write_tag;        // cache line tag (in directory)
559      sc_signal<size_t>   r_write_copy;       // first owner of the line
560      sc_signal<size_t>   r_write_copy_cache; // first owner of the line
561      sc_signal<bool>     r_write_copy_inst;  // is this owner a ICache ?
562      sc_signal<size_t>   r_write_count;      // number of copies
563      sc_signal<size_t>   r_write_ptr;        // pointer to the heap
564      sc_signal<size_t>   r_write_next_ptr;   // next pointer to the heap
565      sc_signal<bool>     r_write_to_dec;     // need to decrement update counter
566      sc_signal<size_t>   r_write_way;        // way of the line
567      sc_signal<size_t>   r_write_trt_index;  // index in Transaction Table
568      sc_signal<size_t>   r_write_upt_index;  // index in Update Table
569      sc_signal<bool>     r_write_sc_fail;    // sc command failed
570      sc_signal<bool>     r_write_pending_sc; // sc command pending
571
572      // Buffer between WRITE fsm and TGT_RSP fsm (acknowledge a write command from L1)
573      sc_signal<bool>     r_write_to_tgt_rsp_req;     // valid request
574      sc_signal<size_t>   r_write_to_tgt_rsp_srcid;   // transaction srcid
575      sc_signal<size_t>   r_write_to_tgt_rsp_trdid;   // transaction trdid
576      sc_signal<size_t>   r_write_to_tgt_rsp_pktid;   // transaction pktid
577      sc_signal<bool>     r_write_to_tgt_rsp_sc_fail; // sc command failed
578
579      // Buffer between WRITE fsm and IXR_CMD fsm (ask a missing cache line to XRAM)
580      sc_signal<bool>     r_write_to_ixr_cmd_req;   // valid request
581      sc_signal<bool>     r_write_to_ixr_cmd_write; // write request
582      sc_signal<addr_t>   r_write_to_ixr_cmd_nline; // cache line index
583      sc_signal<data_t> * r_write_to_ixr_cmd_data;  // cache line data
584      sc_signal<size_t>   r_write_to_ixr_cmd_trdid; // index in Transaction Table
585
586      // Buffer between WRITE fsm and CC_SEND fsm (Update/Invalidate L1 caches)
587      sc_signal<bool>     r_write_to_cc_send_multi_req;     // valid multicast request
588      sc_signal<bool>     r_write_to_cc_send_brdcast_req;   // valid brdcast request
589      sc_signal<addr_t>   r_write_to_cc_send_nline;         // cache line index
590      sc_signal<size_t>   r_write_to_cc_send_trdid;         // index in Update Table
591      sc_signal<data_t> * r_write_to_cc_send_data;          // data (one cache line)
592      sc_signal<be_t>   * r_write_to_cc_send_be;            // word enable
593      sc_signal<size_t>   r_write_to_cc_send_count;         // number of words in line
594      sc_signal<size_t>   r_write_to_cc_send_index;         // index of first word in line
595      GenericFifo<bool>   m_write_to_cc_send_inst_fifo;     // fifo for the L1 type
596      GenericFifo<size_t> m_write_to_cc_send_srcid_fifo;    // fifo for srcids
597
598#if L1_MULTI_CACHE
599      GenericFifo<size_t> m_write_to_cc_send_cache_id_fifo; // fifo for srcids
600#endif
601
602      // Buffer between WRITE fsm and MULTI_ACK fsm (Decrement UPT entry)
603      sc_signal<bool>     r_write_to_multi_ack_req;       // valid request
604      sc_signal<size_t>   r_write_to_multi_ack_upt_index; // index in update table
605
606      /////////////////////////////////////////////////////////
607      // Registers controlled by MULTI_ACK fsm
608      //////////////////////////////////////////////////////////
609
610      sc_signal<int>      r_multi_ack_fsm;       // FSM state
611      sc_signal<size_t>   r_multi_ack_upt_index; // index in the Update Table
612      sc_signal<size_t>   r_multi_ack_srcid;     // pending write srcid
613      sc_signal<size_t>   r_multi_ack_trdid;     // pending write trdid
614      sc_signal<size_t>   r_multi_ack_pktid;     // pending write pktid
615      sc_signal<addr_t>   r_multi_ack_nline;     // pending write nline
616
617      // Buffer between MULTI_ACK fsm and TGT_RSP fsm (complete write/update transaction)
618      sc_signal<bool>     r_multi_ack_to_tgt_rsp_req;   // valid request
619      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_srcid; // Transaction srcid
620      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_trdid; // Transaction trdid
621      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_pktid; // Transaction pktid
622
623      ///////////////////////////////////////////////////////
624      // Registers controlled by CLEANUP fsm
625      ///////////////////////////////////////////////////////
626
627      sc_signal<int>      r_cleanup_fsm;           // FSM state
628      sc_signal<size_t>   r_cleanup_srcid;         // transaction srcid
629      sc_signal<bool>     r_cleanup_inst;          // Instruction or Data ?
630      sc_signal<size_t>   r_cleanup_way_index;     // L1 Cache Way index
631      sc_signal<addr_t>   r_cleanup_nline;         // cache line index
632
633#if L1_MULTI_CACHE
634      sc_signal<size_t>   r_cleanup_pktid;         // transaction pktid
635#endif
636
637      sc_signal<copy_t>   r_cleanup_copy;          // first copy
638      sc_signal<copy_t>   r_cleanup_copy_cache;    // first copy
639      sc_signal<size_t>   r_cleanup_copy_inst;     // type of the first copy
640      sc_signal<copy_t>   r_cleanup_count;         // number of copies
641      sc_signal<size_t>   r_cleanup_ptr;           // pointer to the heap
642      sc_signal<size_t>   r_cleanup_prev_ptr;      // previous pointer to the heap
643      sc_signal<size_t>   r_cleanup_prev_srcid;    // srcid of previous heap entry
644      sc_signal<size_t>   r_cleanup_prev_cache_id; // srcid of previous heap entry
645      sc_signal<bool>     r_cleanup_prev_inst;     // inst bit of previous heap entry
646      sc_signal<size_t>   r_cleanup_next_ptr;      // next pointer to the heap
647      sc_signal<tag_t>    r_cleanup_tag;           // cache line tag (in directory)
648      sc_signal<bool>     r_cleanup_is_cnt;        // inst bit (in directory)
649      sc_signal<bool>     r_cleanup_lock;          // lock bit (in directory)
650      sc_signal<bool>     r_cleanup_dirty;         // dirty bit (in directory)
651      sc_signal<size_t>   r_cleanup_way;           // associative way (in cache)
652
653      sc_signal<size_t>   r_cleanup_write_srcid;   // srcid of write response
654      sc_signal<size_t>   r_cleanup_write_trdid;   // trdid of write rsp
655      sc_signal<size_t>   r_cleanup_write_pktid;   // pktid of write rsp
656      sc_signal<bool>     r_cleanup_write_need_rsp;// needs a write rsp
657
658      sc_signal<size_t>   r_cleanup_index;         // index of the INVAL line (in the UPT)
659
660      // Buffer between CLEANUP fsm and TGT_RSP fsm (acknowledge a write command from L1)
661      sc_signal<bool>     r_cleanup_to_tgt_rsp_req;   // valid request
662      sc_signal<size_t>   r_cleanup_to_tgt_rsp_srcid; // transaction srcid
663      sc_signal<size_t>   r_cleanup_to_tgt_rsp_trdid; // transaction trdid
664      sc_signal<size_t>   r_cleanup_to_tgt_rsp_pktid; // transaction pktid
665
666      // Buffer between CLEANUP fsm and CC_SEND fsm (acknowledge a cleanup command from L1)
667      sc_signal<bool>     r_cleanup_to_cc_send_req;       // valid request
668      sc_signal<size_t>   r_cleanup_to_cc_send_srcid;     // L1 srcid
669      sc_signal<size_t>   r_cleanup_to_cc_send_set_index; // L1 set index
670      sc_signal<size_t>   r_cleanup_to_cc_send_way_index; // L1 way index
671      sc_signal<bool>     r_cleanup_to_cc_send_inst;      // Instruction Cleanup Ack
672
673      ///////////////////////////////////////////////////////
674      // Registers controlled by CAS fsm
675      ///////////////////////////////////////////////////////
676
677      sc_signal<int>      r_cas_fsm;        // FSM state
678      sc_signal<data_t>   r_cas_wdata;      // write data word
679      sc_signal<data_t> * r_cas_rdata;      // read data word
680      sc_signal<uint32_t> r_cas_lfsr;       // lfsr for random introducing
681      sc_signal<size_t>   r_cas_cpt;        // size of command
682      sc_signal<copy_t>   r_cas_copy;       // Srcid of the first copy
683      sc_signal<copy_t>   r_cas_copy_cache; // Srcid of the first copy
684      sc_signal<bool>     r_cas_copy_inst;  // Type of the first copy
685      sc_signal<size_t>   r_cas_count;      // number of copies
686      sc_signal<size_t>   r_cas_ptr;        // pointer to the heap
687      sc_signal<size_t>   r_cas_next_ptr;   // next pointer to the heap
688      sc_signal<bool>     r_cas_is_cnt;     // is_cnt bit (in directory)
689      sc_signal<bool>     r_cas_dirty;      // dirty bit (in directory)
690      sc_signal<size_t>   r_cas_way;        // way in directory
691      sc_signal<size_t>   r_cas_set;        // set in directory
692      sc_signal<data_t>   r_cas_tag;        // cache line tag (in directory)
693      sc_signal<size_t>   r_cas_trt_index;  // Transaction Table index
694      sc_signal<size_t>   r_cas_upt_index;  // Update Table index
695      sc_signal<data_t> * r_cas_data;       // cache line data
696
697      // Buffer between CAS fsm and IXR_CMD fsm (XRAM write)
698      sc_signal<bool>     r_cas_to_ixr_cmd_req;   // valid request
699      sc_signal<addr_t>   r_cas_to_ixr_cmd_nline; // cache line index
700      sc_signal<size_t>   r_cas_to_ixr_cmd_trdid; // index in Transaction Table
701      sc_signal<bool>     r_cas_to_ixr_cmd_write; // write request
702      sc_signal<data_t> * r_cas_to_ixr_cmd_data;  // cache line data
703
704
705      // Buffer between CAS fsm and TGT_RSP fsm
706      sc_signal<bool>     r_cas_to_tgt_rsp_req;   // valid request
707      sc_signal<data_t>   r_cas_to_tgt_rsp_data;  // read data word
708      sc_signal<size_t>   r_cas_to_tgt_rsp_srcid; // Transaction srcid
709      sc_signal<size_t>   r_cas_to_tgt_rsp_trdid; // Transaction trdid
710      sc_signal<size_t>   r_cas_to_tgt_rsp_pktid; // Transaction pktid
711
712      // Buffer between CAS fsm and CC_SEND fsm (Update/Invalidate L1 caches)
713      sc_signal<bool>     r_cas_to_cc_send_multi_req;     // valid request
714      sc_signal<bool>     r_cas_to_cc_send_brdcast_req;   // brdcast request
715      sc_signal<addr_t>   r_cas_to_cc_send_nline;         // cache line index
716      sc_signal<size_t>   r_cas_to_cc_send_trdid;         // index in Update Table
717      sc_signal<data_t>   r_cas_to_cc_send_wdata;         // data (one word)
718      sc_signal<bool>     r_cas_to_cc_send_is_long;       // it is a 64 bits CAS
719      sc_signal<data_t>   r_cas_to_cc_send_wdata_high;    // data high (one word)
720      sc_signal<size_t>   r_cas_to_cc_send_index;         // index of the word in line
721      GenericFifo<bool>   m_cas_to_cc_send_inst_fifo;     // fifo for the L1 type
722      GenericFifo<size_t> m_cas_to_cc_send_srcid_fifo;    // fifo for srcids
723
724#if L1_MULTI_CACHE
725      GenericFifo<size_t> m_cas_to_cc_send_cache_id_fifo; // fifo for srcids
726#endif
727
728      ////////////////////////////////////////////////////
729      // Registers controlled by the IXR_RSP fsm
730      ////////////////////////////////////////////////////
731
732      sc_signal<int>      r_ixr_rsp_fsm;       // FSM state
733      sc_signal<size_t>   r_ixr_rsp_trt_index; // TRT entry index
734      sc_signal<size_t>   r_ixr_rsp_cpt;       // word counter
735
736      // Buffer between IXR_RSP fsm and XRAM_RSP fsm  (response from the XRAM)
737      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_rok; // A xram response is ready
738
739      ////////////////////////////////////////////////////
740      // Registers controlled by the XRAM_RSP fsm
741      ////////////////////////////////////////////////////
742
743      sc_signal<int>      r_xram_rsp_fsm;               // FSM state
744      sc_signal<size_t>   r_xram_rsp_trt_index;         // TRT entry index
745      TransactionTabEntry r_xram_rsp_trt_buf;           // TRT entry local buffer
746      sc_signal<bool>     r_xram_rsp_victim_inval;      // victim line invalidate
747      sc_signal<bool>     r_xram_rsp_victim_is_cnt;     // victim line inst bit
748      sc_signal<bool>     r_xram_rsp_victim_dirty;      // victim line dirty bit
749      sc_signal<size_t>   r_xram_rsp_victim_way;        // victim line way
750      sc_signal<size_t>   r_xram_rsp_victim_set;        // victim line set
751      sc_signal<addr_t>   r_xram_rsp_victim_nline;      // victim line index
752      sc_signal<copy_t>   r_xram_rsp_victim_copy;       // victim line first copy
753      sc_signal<copy_t>   r_xram_rsp_victim_copy_cache; // victim line first copy
754      sc_signal<bool>     r_xram_rsp_victim_copy_inst;  // victim line type of first copy
755      sc_signal<size_t>   r_xram_rsp_victim_count;      // victim line number of copies
756      sc_signal<size_t>   r_xram_rsp_victim_ptr;        // victim line pointer to the heap
757      sc_signal<data_t> * r_xram_rsp_victim_data;       // victim line data
758      sc_signal<size_t>   r_xram_rsp_upt_index;         // UPT entry index
759      sc_signal<size_t>   r_xram_rsp_next_ptr;          // Next pointer to the heap
760
761      // Buffer between XRAM_RSP fsm and TGT_RSP fsm  (response to L1 cache)
762      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_req;    // Valid request
763      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_srcid;  // Transaction srcid
764      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_trdid;  // Transaction trdid
765      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_pktid;  // Transaction pktid
766      sc_signal<data_t> * r_xram_rsp_to_tgt_rsp_data;   // data (one cache line)
767      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_word;   // first word index
768      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_length; // length of the response
769      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_rerror; // send error to requester
770      sc_signal<addr_t>   r_xram_rsp_to_tgt_rsp_ll_key; // LL key from llsc_global_table
771
772      // Buffer between XRAM_RSP fsm and CC_SEND fsm (Inval L1 Caches)
773      sc_signal<bool>     r_xram_rsp_to_cc_send_multi_req;     // Valid request
774      sc_signal<bool>     r_xram_rsp_to_cc_send_brdcast_req;   // Broadcast request
775      sc_signal<addr_t>   r_xram_rsp_to_cc_send_nline;         // cache line index;
776      sc_signal<size_t>   r_xram_rsp_to_cc_send_trdid;         // index of UPT entry
777      GenericFifo<bool>   m_xram_rsp_to_cc_send_inst_fifo;     // fifo for the L1 type
778      GenericFifo<size_t> m_xram_rsp_to_cc_send_srcid_fifo;    // fifo for srcids
779
780#if L1_MULTI_CACHE
781      GenericFifo<size_t> m_xram_rsp_to_cc_send_cache_id_fifo; // fifo for srcids
782#endif
783
784      // Buffer between XRAM_RSP fsm and IXR_CMD fsm (XRAM write)
785      sc_signal<bool>     r_xram_rsp_to_ixr_cmd_req;   // Valid request
786      sc_signal<addr_t>   r_xram_rsp_to_ixr_cmd_nline; // cache line index
787      sc_signal<data_t> * r_xram_rsp_to_ixr_cmd_data;  // cache line data
788      sc_signal<size_t>   r_xram_rsp_to_ixr_cmd_trdid; // index in transaction table
789
790      ////////////////////////////////////////////////////
791      // Registers controlled by the IXR_CMD fsm
792      ////////////////////////////////////////////////////
793
794      sc_signal<int>      r_ixr_cmd_fsm;
795      sc_signal<size_t>   r_ixr_cmd_cpt;
796
797      ////////////////////////////////////////////////////
798      // Registers controlled by TGT_RSP fsm
799      ////////////////////////////////////////////////////
800
801      sc_signal<int>      r_tgt_rsp_fsm;
802      sc_signal<size_t>   r_tgt_rsp_cpt;
803      sc_signal<bool>     r_tgt_rsp_key_sent;
804
805      ////////////////////////////////////////////////////
806      // Registers controlled by CC_SEND fsm
807      ////////////////////////////////////////////////////
808
809      sc_signal<int>      r_cc_send_fsm;
810      sc_signal<size_t>   r_cc_send_cpt;
811      sc_signal<bool>     r_cc_send_inst;
812
813      ////////////////////////////////////////////////////
814      // Registers controlled by CC_RECEIVE fsm
815      ////////////////////////////////////////////////////
816
817      sc_signal<int>      r_cc_receive_fsm;
818
819      ////////////////////////////////////////////////////
820      // Registers controlled by ALLOC_DIR fsm
821      ////////////////////////////////////////////////////
822
823      sc_signal<int>      r_alloc_dir_fsm;
824      sc_signal<unsigned> r_alloc_dir_reset_cpt;
825
826      ////////////////////////////////////////////////////
827      // Registers controlled by ALLOC_TRT fsm
828      ////////////////////////////////////////////////////
829
830      sc_signal<int>      r_alloc_trt_fsm;
831
832      ////////////////////////////////////////////////////
833      // Registers controlled by ALLOC_UPT fsm
834      ////////////////////////////////////////////////////
835
836      sc_signal<int>      r_alloc_upt_fsm;
837
838      ////////////////////////////////////////////////////
839      // Registers controlled by ALLOC_HEAP fsm
840      ////////////////////////////////////////////////////
841
842      sc_signal<int>      r_alloc_heap_fsm;
843      sc_signal<unsigned> r_alloc_heap_reset_cpt;
844    }; // end class VciMemCache
845
846}}
847
848#endif
849
850// Local Variables:
851// tab-width: 2
852// c-basic-offset: 2
853// c-file-offsets:((innamespace . 0)(inline-open . 0))
854// indent-tabs-mode: nil
855// End:
856
857// vim: filetype=cpp:expandtab:shiftwidth=2:tabstop=2:softtabstop=2
858
Note: See TracBrowser for help on using the repository browser.