source: trunk/modules/vci_mem_cache/caba/source/include/vci_mem_cache.h @ 449

Last change on this file since 449 was 449, checked in by alain, 11 years ago

Fixing several bugs in the configuration interface.

File size: 40.9 KB
Line 
1/* -*- c++ -*-
2 * File         : vci_mem_cache.h
3 * Date         : 26/10/2008
4 * Copyright    : UPMC / LIP6
5 * Authors      : Alain Greiner / Eric Guthmuller
6 *
7 * SOCLIB_LGPL_HEADER_BEGIN
8 *
9 * This file is part of SoCLib, GNU LGPLv2.1.
10 *
11 * SoCLib is free software; you can redistribute it and/or modify it
12 * under the terms of the GNU Lesser General Public License as published
13 * by the Free Software Foundation; version 2.1 of the License.
14 *
15 * SoCLib is distributed in the hope that it will be useful, but
16 * WITHOUT ANY WARRANTY; without even the implied warranty of
17 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
18 * Lesser General Public License for more details.
19 *
20 * You should have received a copy of the GNU Lesser General Public
21 * License along with SoCLib; if not, write to the Free Software
22 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
23 * 02110-1301 USA
24 *
25 * SOCLIB_LGPL_HEADER_END
26 *
27 * Maintainers: alain eric.guthmuller@polytechnique.edu
28 *              cesar.fuguet-tortolero@lip6.fr
29 *              alexandre.joannou@lip6.fr
30 */
31
32#ifndef SOCLIB_CABA_MEM_CACHE_H
33#define SOCLIB_CABA_MEM_CACHE_H
34
35#include <inttypes.h>
36#include <systemc>
37#include <list>
38#include <cassert>
39#include "arithmetics.h"
40#include "alloc_elems.h"
41#include "caba_base_module.h"
42#include "vci_target.h"
43#include "vci_initiator.h"
44#include "generic_fifo.h"
45#include "mapping_table.h"
46#include "int_tab.h"
47#include "generic_llsc_global_table.h"
48#include "mem_cache_directory.h"
49#include "xram_transaction.h"
50#include "update_tab.h"
51#include "dspin_interface.h"
52#include "dspin_dhccp_param.h"
53
54#define TRT_ENTRIES      4      // Number of entries in TRT
55#define UPT_ENTRIES      4      // Number of entries in UPT
56#define HEAP_ENTRIES     1024   // Number of entries in HEAP
57
58namespace soclib {  namespace caba {
59
60  using namespace sc_core;
61
62  template<typename vci_param_int, 
63           typename vci_param_ext,
64           size_t   dspin_in_width,
65           size_t   dspin_out_width>
66    class VciMemCache
67    : public soclib::caba::BaseModule
68    {
69      typedef typename vci_param_int::fast_addr_t  addr_t;
70      typedef typename sc_dt::sc_uint<64>          wide_data_t;
71      typedef uint32_t                             data_t;
72      typedef uint32_t                             tag_t;
73      typedef uint32_t                             be_t;
74      typedef uint32_t                             copy_t;
75
76      /* States of the TGT_CMD fsm */
77      enum tgt_cmd_fsm_state_e
78      {
79        TGT_CMD_IDLE,
80        TGT_CMD_ERROR,
81        TGT_CMD_READ,
82        TGT_CMD_WRITE,
83        TGT_CMD_CAS,
84        TGT_CMD_CONFIG
85      };
86
87      /* States of the TGT_RSP fsm */
88      enum tgt_rsp_fsm_state_e
89      {
90        TGT_RSP_CONFIG_IDLE,
91        TGT_RSP_TGT_CMD_IDLE,
92        TGT_RSP_READ_IDLE,
93        TGT_RSP_WRITE_IDLE,
94        TGT_RSP_CAS_IDLE,
95        TGT_RSP_XRAM_IDLE,
96        TGT_RSP_MULTI_ACK_IDLE,
97        TGT_RSP_CLEANUP_IDLE,
98        TGT_RSP_CONFIG,
99        TGT_RSP_TGT_CMD,
100        TGT_RSP_READ,
101        TGT_RSP_WRITE,
102        TGT_RSP_CAS,
103        TGT_RSP_XRAM,
104        TGT_RSP_MULTI_ACK,
105        TGT_RSP_CLEANUP
106      };
107
108      /* States of the DSPIN_TGT fsm */
109      enum cc_receive_fsm_state_e
110      {
111        CC_RECEIVE_IDLE,
112        CC_RECEIVE_CLEANUP,
113        CC_RECEIVE_CLEANUP_EOP,
114        CC_RECEIVE_MULTI_ACK
115      };
116
117      /* States of the CC_SEND fsm */
118      enum cc_send_fsm_state_e
119      {
120        CC_SEND_CONFIG_IDLE,
121        CC_SEND_XRAM_RSP_IDLE,
122        CC_SEND_WRITE_IDLE,
123        CC_SEND_CAS_IDLE,
124        CC_SEND_CLEANUP_IDLE,
125        CC_SEND_CONFIG_INVAL_HEADER,
126        CC_SEND_CONFIG_INVAL_NLINE,
127        CC_SEND_CONFIG_BRDCAST_HEADER,
128        CC_SEND_CONFIG_BRDCAST_NLINE,
129        CC_SEND_CLEANUP_ACK,
130        CC_SEND_XRAM_RSP_BRDCAST_HEADER,
131        CC_SEND_XRAM_RSP_BRDCAST_NLINE,
132        CC_SEND_XRAM_RSP_INVAL_HEADER,
133        CC_SEND_XRAM_RSP_INVAL_NLINE,
134        CC_SEND_WRITE_BRDCAST_HEADER,
135        CC_SEND_WRITE_BRDCAST_NLINE,
136        CC_SEND_WRITE_UPDT_HEADER,
137        CC_SEND_WRITE_UPDT_NLINE,
138        CC_SEND_WRITE_UPDT_DATA,
139        CC_SEND_CAS_BRDCAST_HEADER,
140        CC_SEND_CAS_BRDCAST_NLINE,
141        CC_SEND_CAS_UPDT_HEADER,
142        CC_SEND_CAS_UPDT_NLINE,
143        CC_SEND_CAS_UPDT_DATA,
144        CC_SEND_CAS_UPDT_DATA_HIGH
145      };
146
147      /* States of the MULTI_ACK fsm */
148      enum multi_ack_fsm_state_e
149      {
150        MULTI_ACK_IDLE,
151        MULTI_ACK_UPT_LOCK,
152        MULTI_ACK_UPT_CLEAR,
153        MULTI_ACK_WRITE_RSP,
154        MULTI_ACK_CONFIG_ACK
155      };
156
157      /* States of the CONFIG fsm */
158      enum config_fsm_state_e
159      {
160        CONFIG_IDLE,
161        CONFIG_LOOP,
162        CONFIG_RSP,
163        CONFIG_DIR_REQ,
164        CONFIG_DIR_ACCESS,
165        CONFIG_DIR_UPT_LOCK,
166        CONFIG_BC_SEND,
167        CONFIG_BC_WAIT,
168        CONFIG_INV_SEND,
169        CONFIG_HEAP_REQ,
170        CONFIG_HEAP_SCAN,
171        CONFIG_HEAP_LAST,
172        CONFIG_INV_WAIT
173      };
174
175      /* States of the READ fsm */
176      enum read_fsm_state_e
177      {
178        READ_IDLE,
179        READ_DIR_REQ,
180        READ_DIR_LOCK,
181        READ_DIR_HIT,
182        READ_HEAP_REQ,
183        READ_HEAP_LOCK,
184        READ_HEAP_WRITE,
185        READ_HEAP_ERASE,
186        READ_HEAP_LAST,
187        READ_RSP,
188        READ_TRT_LOCK,
189        READ_TRT_SET,
190        READ_TRT_REQ
191      };
192
193      /* States of the WRITE fsm */
194      enum write_fsm_state_e
195      {
196        WRITE_IDLE,
197        WRITE_NEXT,
198        WRITE_DIR_REQ,
199        WRITE_DIR_LOCK,
200        WRITE_DIR_READ,
201        WRITE_DIR_HIT,
202        WRITE_UPT_LOCK,
203        WRITE_UPT_HEAP_LOCK,
204        WRITE_UPT_REQ,
205        WRITE_UPT_NEXT,
206        WRITE_UPT_DEC,
207        WRITE_RSP,
208        WRITE_MISS_TRT_LOCK,
209        WRITE_MISS_TRT_DATA,
210        WRITE_MISS_TRT_SET,
211        WRITE_MISS_XRAM_REQ,
212        WRITE_BC_TRT_LOCK,
213        WRITE_BC_UPT_LOCK,
214        WRITE_BC_DIR_INVAL,
215        WRITE_BC_CC_SEND,
216        WRITE_BC_XRAM_REQ,
217        WRITE_WAIT
218      };
219
220      /* States of the IXR_RSP fsm */
221      enum ixr_rsp_fsm_state_e
222      {
223        IXR_RSP_IDLE,
224        IXR_RSP_ACK,
225        IXR_RSP_TRT_ERASE,
226        IXR_RSP_TRT_READ
227      };
228
229      /* States of the XRAM_RSP fsm */
230      enum xram_rsp_fsm_state_e
231      {
232        XRAM_RSP_IDLE,
233        XRAM_RSP_TRT_COPY,
234        XRAM_RSP_TRT_DIRTY,
235        XRAM_RSP_DIR_LOCK,
236        XRAM_RSP_DIR_UPDT,
237        XRAM_RSP_DIR_RSP,
238        XRAM_RSP_INVAL_LOCK,
239        XRAM_RSP_INVAL_WAIT,
240        XRAM_RSP_INVAL,
241        XRAM_RSP_WRITE_DIRTY,
242        XRAM_RSP_HEAP_REQ,
243        XRAM_RSP_HEAP_ERASE,
244        XRAM_RSP_HEAP_LAST,
245        XRAM_RSP_ERROR_ERASE,
246        XRAM_RSP_ERROR_RSP
247      };
248
249      /* States of the IXR_CMD fsm */
250      enum ixr_cmd_fsm_state_e
251      {
252        IXR_CMD_READ_IDLE,
253        IXR_CMD_WRITE_IDLE,
254        IXR_CMD_CAS_IDLE,
255        IXR_CMD_XRAM_IDLE,
256        IXR_CMD_READ,
257        IXR_CMD_WRITE,
258        IXR_CMD_CAS,
259        IXR_CMD_XRAM
260      };
261
262      /* States of the CAS fsm */
263      enum cas_fsm_state_e
264      {
265        CAS_IDLE,
266        CAS_DIR_REQ,
267        CAS_DIR_LOCK,
268        CAS_DIR_HIT_READ,
269        CAS_DIR_HIT_COMPARE,
270        CAS_DIR_HIT_WRITE,
271        CAS_UPT_LOCK,
272        CAS_UPT_HEAP_LOCK,
273        CAS_UPT_REQ,
274        CAS_UPT_NEXT,
275        CAS_BC_TRT_LOCK,
276        CAS_BC_UPT_LOCK,
277        CAS_BC_DIR_INVAL,
278        CAS_BC_CC_SEND,
279        CAS_BC_XRAM_REQ,
280        CAS_RSP_FAIL,
281        CAS_RSP_SUCCESS,
282        CAS_MISS_TRT_LOCK,
283        CAS_MISS_TRT_SET,
284        CAS_MISS_XRAM_REQ,
285        CAS_WAIT
286      };
287
288      /* States of the CLEANUP fsm */
289      enum cleanup_fsm_state_e
290      {
291        CLEANUP_IDLE,
292        CLEANUP_GET_NLINE,
293        CLEANUP_DIR_REQ,
294        CLEANUP_DIR_LOCK,
295        CLEANUP_DIR_WRITE,
296        CLEANUP_HEAP_REQ,
297        CLEANUP_HEAP_LOCK,
298        CLEANUP_HEAP_SEARCH,
299        CLEANUP_HEAP_CLEAN,
300        CLEANUP_HEAP_FREE,
301        CLEANUP_UPT_LOCK,
302        CLEANUP_UPT_DECREMENT,
303        CLEANUP_UPT_CLEAR,
304        CLEANUP_WRITE_RSP,
305        CLEANUP_CONFIG_ACK,
306        CLEANUP_SEND_CLACK
307      };
308
309      /* States of the ALLOC_DIR fsm */
310      enum alloc_dir_fsm_state_e
311      {
312        ALLOC_DIR_RESET,
313        ALLOC_DIR_CONFIG,
314        ALLOC_DIR_READ,
315        ALLOC_DIR_WRITE,
316        ALLOC_DIR_CAS,
317        ALLOC_DIR_CLEANUP,
318        ALLOC_DIR_XRAM_RSP
319      };
320
321      /* States of the ALLOC_TRT fsm */
322      enum alloc_trt_fsm_state_e
323      {
324        ALLOC_TRT_READ,
325        ALLOC_TRT_WRITE,
326        ALLOC_TRT_CAS,
327        ALLOC_TRT_XRAM_RSP,
328        ALLOC_TRT_IXR_RSP
329      };
330
331      /* States of the ALLOC_UPT fsm */
332      enum alloc_upt_fsm_state_e
333      {
334        ALLOC_UPT_CONFIG,
335        ALLOC_UPT_WRITE,
336        ALLOC_UPT_XRAM_RSP,
337        ALLOC_UPT_MULTI_ACK,
338        ALLOC_UPT_CLEANUP,
339        ALLOC_UPT_CAS
340      };
341
342      /* States of the ALLOC_HEAP fsm */
343      enum alloc_heap_fsm_state_e
344      {
345        ALLOC_HEAP_RESET,
346        ALLOC_HEAP_READ,
347        ALLOC_HEAP_WRITE,
348        ALLOC_HEAP_CAS,
349        ALLOC_HEAP_CLEANUP,
350        ALLOC_HEAP_XRAM_RSP,
351        ALLOC_HEAP_CONFIG
352      };
353
354      /* transaction type, pktid field */
355      enum transaction_type_e
356      {
357          // b3 unused
358          // b2 READ / NOT READ
359          // Si READ
360          //  b1 DATA / INS
361          //  b0 UNC / MISS
362          // Si NOT READ
363          //  b1 accÚs table llsc type SW / other
364          //  b2 WRITE/CAS/LL/SC
365          TYPE_READ_DATA_UNC          = 0x0,
366          TYPE_READ_DATA_MISS         = 0x1,
367          TYPE_READ_INS_UNC           = 0x2,
368          TYPE_READ_INS_MISS          = 0x3,
369          TYPE_WRITE                  = 0x4,
370          TYPE_CAS                    = 0x5,
371          TYPE_LL                     = 0x6,
372          TYPE_SC                     = 0x7
373      };
374
375      /* SC return values */
376      enum sc_status_type_e
377      {
378          SC_SUCCESS  =   0x00000000,
379          SC_FAIL     =   0x00000001
380      };
381
382      /* Configuration commands */
383      enum cmd_config_type_e
384      {
385          CMD_CONFIG_INVAL = 0,
386          CMD_CONFIG_SYNC  = 1
387      };
388
389      // debug variables (for each FSM)
390      bool                 m_debug;
391      bool                 m_debug_previous_valid;
392      size_t               m_debug_previous_count;
393      bool                 m_debug_previous_dirty;
394      sc_signal<data_t>*   m_debug_previous_data;
395      sc_signal<data_t>*   m_debug_data;
396
397      bool         m_monitor_ok;
398      addr_t       m_monitor_base;
399      addr_t       m_monitor_length;
400
401      // instrumentation counters
402      uint32_t     m_cpt_cycles;        // Counter of cycles
403
404      uint32_t     m_cpt_read;          // Number of READ transactions
405      uint32_t     m_cpt_read_remote;   // number of remote READ transactions
406      uint32_t     m_cpt_read_flits;    // number of flits for READs
407      uint32_t     m_cpt_read_cost;     // Number of (flits * distance) for READs
408
409      uint32_t     m_cpt_read_miss;     // Number of MISS READ
410
411      uint32_t     m_cpt_write;         // Number of WRITE transactions
412      uint32_t     m_cpt_write_remote;  // number of remote WRITE transactions
413      uint32_t     m_cpt_write_flits;   // number of flits for WRITEs
414      uint32_t     m_cpt_write_cost;    // Number of (flits * distance) for WRITEs
415
416      uint32_t     m_cpt_write_miss;    // Number of MISS WRITE
417      uint32_t     m_cpt_write_cells;   // Cumulated length for WRITE transactions
418      uint32_t     m_cpt_write_dirty;   // Cumulated length for WRITE transactions
419      uint32_t     m_cpt_update;        // Number of UPDATE transactions
420      uint32_t     m_cpt_trt_rb;        // Read blocked by a hit in trt
421      uint32_t     m_cpt_trt_full;      // Transaction blocked due to a full trt
422      uint32_t     m_cpt_update_mult;   // Number of targets for UPDATE
423      uint32_t     m_cpt_inval;         // Number of INVAL  transactions
424      uint32_t     m_cpt_inval_mult;    // Number of targets for INVAL
425      uint32_t     m_cpt_inval_brdcast; // Number of BROADCAST INVAL
426      uint32_t     m_cpt_cleanup;       // Number of CLEANUP transactions
427      uint32_t     m_cpt_ll;            // Number of LL transactions
428      uint32_t     m_cpt_sc;            // Number of SC transactions
429      uint32_t     m_cpt_cas;           // Number of CAS transactions
430
431      uint32_t     m_cpt_cleanup_cost;  // Number of (flits * distance) for CLEANUPs
432
433      uint32_t     m_cpt_update_flits;  // Number of flits for UPDATEs
434      uint32_t     m_cpt_update_cost;   // Number of (flits * distance) for UPDATEs
435
436      uint32_t     m_cpt_inval_cost;    // Number of (flits * distance) for INVALs
437
438      uint32_t     m_cpt_get;
439
440      uint32_t     m_cpt_put;
441
442      size_t       m_prev_count;
443
444      protected:
445
446      SC_HAS_PROCESS(VciMemCache);
447
448      public:
449      sc_in<bool>                                 p_clk;
450      sc_in<bool>                                 p_resetn;
451      soclib::caba::VciTarget<vci_param_int>      p_vci_tgt;
452      soclib::caba::VciInitiator<vci_param_ext>   p_vci_ixr;
453      soclib::caba::DspinInput<dspin_in_width>    p_dspin_in;
454      soclib::caba::DspinOutput<dspin_out_width>  p_dspin_out;
455
456      VciMemCache(
457          sc_module_name name,                                // Instance Name
458          const soclib::common::MappingTable &mtp,            // Mapping table INT network
459          const soclib::common::MappingTable &mtx,            // Mapping table RAM network
460          const soclib::common::IntTab       &srcid_x,        // global index RAM network
461          const soclib::common::IntTab       &tgtid_d,        // global index INT network
462          const size_t                       cc_global_id,    // global index CC network
463          const size_t                       nways,           // Number of ways per set
464          const size_t                       nsets,           // Number of sets
465          const size_t                       nwords,          // Number of words per line
466          const size_t                       max_copies,      // max number of copies
467          const size_t                       heap_size=HEAP_ENTRIES,
468          const size_t                       trt_lines=TRT_ENTRIES, 
469          const size_t                       upt_lines=UPT_ENTRIES,     
470          const size_t                       debug_start_cycle=0,
471          const bool                         debug_ok=false );
472
473      ~VciMemCache();
474
475      void print_stats();
476      void print_trace();
477      void cache_monitor(addr_t addr);
478      void start_monitor(addr_t addr, addr_t length);
479      void stop_monitor();
480
481      private:
482
483      void transition();
484      void genMoore();
485      void check_monitor(addr_t addr, data_t data, bool read);
486
487      // Component attributes
488      std::list<soclib::common::Segment> m_seglist;          // segments allocated
489      size_t                             m_nseg;             // number of segments
490      soclib::common::Segment            **m_seg;            // array of segments pointers
491      size_t                             m_seg_config;       // config segment index
492      const size_t                       m_srcid_x;          // global index on RAM network
493      const size_t                       m_initiators;       // Number of initiators
494      const size_t                       m_heap_size;        // Size of the heap
495      const size_t                       m_ways;             // Number of ways in a set
496      const size_t                       m_sets;             // Number of cache sets
497      const size_t                       m_words;            // Number of words in a line
498      const size_t                       m_cc_global_id;     // global_index on cc network
499      size_t                             m_debug_start_cycle;
500      bool                               m_debug_ok;
501      uint32_t                           m_trt_lines;
502      TransactionTab                     m_trt;              // xram transaction table
503      uint32_t                           m_upt_lines;
504      UpdateTab                          m_upt;              // pending update & invalidate
505      CacheDirectory                     m_cache_directory;  // data cache directory
506      CacheData                          m_cache_data;       // data array[set][way][word]
507      HeapDirectory                      m_heap;             // heap for copies
508      size_t                             m_max_copies;       // max number of copies in heap
509      GenericLLSCGlobalTable
510      < 32  ,    // number of slots
511        4096,    // number of processors in the system
512        8000,    // registration life (# of LL operations)
513        addr_t >                         m_llsc_table;       // ll/sc registration table
514
515      // adress masks
516      const soclib::common::AddressMaskingTable<addr_t>   m_x;
517      const soclib::common::AddressMaskingTable<addr_t>   m_y;
518      const soclib::common::AddressMaskingTable<addr_t>   m_z;
519      const soclib::common::AddressMaskingTable<addr_t>   m_nline;
520
521      // broadcast address
522      uint32_t                           m_broadcast_boundaries;
523
524      //////////////////////////////////////////////////
525      // Registers controlled by the TGT_CMD fsm
526      //////////////////////////////////////////////////
527
528      sc_signal<int>         r_tgt_cmd_fsm;
529
530      // Fifo between TGT_CMD fsm and READ fsm
531      GenericFifo<addr_t>    m_cmd_read_addr_fifo;
532      GenericFifo<size_t>    m_cmd_read_length_fifo;
533      GenericFifo<size_t>    m_cmd_read_srcid_fifo;
534      GenericFifo<size_t>    m_cmd_read_trdid_fifo;
535      GenericFifo<size_t>    m_cmd_read_pktid_fifo;
536
537      // Fifo between TGT_CMD fsm and WRITE fsm
538      GenericFifo<addr_t>    m_cmd_write_addr_fifo;
539      GenericFifo<bool>      m_cmd_write_eop_fifo;
540      GenericFifo<size_t>    m_cmd_write_srcid_fifo;
541      GenericFifo<size_t>    m_cmd_write_trdid_fifo;
542      GenericFifo<size_t>    m_cmd_write_pktid_fifo;
543      GenericFifo<data_t>    m_cmd_write_data_fifo;
544      GenericFifo<be_t>      m_cmd_write_be_fifo;
545
546      // Fifo between TGT_CMD fsm and CAS fsm
547      GenericFifo<addr_t>    m_cmd_cas_addr_fifo;
548      GenericFifo<bool>      m_cmd_cas_eop_fifo;
549      GenericFifo<size_t>    m_cmd_cas_srcid_fifo;
550      GenericFifo<size_t>    m_cmd_cas_trdid_fifo;
551      GenericFifo<size_t>    m_cmd_cas_pktid_fifo;
552      GenericFifo<data_t>    m_cmd_cas_wdata_fifo;
553
554      // Fifo between CC_RECEIVE fsm and CLEANUP fsm
555      GenericFifo<uint64_t>  m_cc_receive_to_cleanup_fifo;
556     
557      // Fifo between CC_RECEIVE fsm and MULTI_ACK fsm
558      GenericFifo<uint64_t>  m_cc_receive_to_multi_ack_fifo;
559
560      // Buffer between TGT_CMD fsm and TGT_RSP fsm
561      // (segmentation violation response request)
562      sc_signal<bool>     r_tgt_cmd_to_tgt_rsp_req;
563
564      sc_signal<uint32_t> r_tgt_cmd_to_tgt_rsp_rdata;
565      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_error;
566      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_srcid;
567      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_trdid;
568      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_pktid;
569
570      sc_signal<addr_t>   r_tgt_cmd_config_addr;
571      sc_signal<size_t>   r_tgt_cmd_config_cmd;
572
573      ///////////////////////////////////////////////////////
574      // Registers controlled by the CONFIG fsm
575      ///////////////////////////////////////////////////////
576
577      sc_signal<int>      r_config_fsm;            // FSM state
578      sc_signal<bool>     r_config_lock;           // lock protecting exclusive access
579      sc_signal<int>      r_config_cmd;            // config request status
580      sc_signal<addr_t>   r_config_address;        // target buffer physical address
581      sc_signal<size_t>   r_config_srcid;          // config request srcid
582      sc_signal<size_t>   r_config_trdid;          // config request trdid
583      sc_signal<size_t>   r_config_pktid;          // config request pktid
584      sc_signal<size_t>   r_config_nlines;         // number of lines covering the buffer
585      sc_signal<size_t>   r_config_dir_way;        // DIR: selected way
586      sc_signal<size_t>   r_config_dir_count;      // DIR: number of copies
587      sc_signal<bool>     r_config_dir_is_cnt;     // DIR: counter mode (broadcast required)
588      sc_signal<size_t>   r_config_dir_copy_srcid; // DIR: first copy SRCID
589      sc_signal<bool>     r_config_dir_copy_inst;  // DIR: first copy L1 type
590      sc_signal<size_t>   r_config_dir_next_ptr;   // DIR: index of next copy in HEAP
591      sc_signal<size_t>   r_config_heap_next;      // current pointer to scan HEAP
592
593      sc_signal<size_t>   r_config_upt_index;  // UPT index
594
595      // Buffer between CONFIG fsm and TGT_RSP fsm (send a done response to L1 cache)
596      sc_signal<bool>     r_config_to_tgt_rsp_req;    // valid request
597      sc_signal<bool>     r_config_to_tgt_rsp_error;  // error response
598      sc_signal<size_t>   r_config_to_tgt_rsp_srcid;  // Transaction srcid
599      sc_signal<size_t>   r_config_to_tgt_rsp_trdid;  // Transaction trdid
600      sc_signal<size_t>   r_config_to_tgt_rsp_pktid;  // Transaction pktid
601
602      // Buffer between CONFIG fsm and CC_SEND fsm (multi-inval / broadcast-inval)
603      sc_signal<bool>     r_config_to_cc_send_multi_req;    // multi-inval request
604      sc_signal<bool>     r_config_to_cc_send_brdcast_req;  // broadcast-inval request
605      sc_signal<addr_t>   r_config_to_cc_send_nline;        // line index
606      sc_signal<size_t>   r_config_to_cc_send_trdid;        // UPT index
607      GenericFifo<bool>   m_config_to_cc_send_inst_fifo;    // fifo for the L1 type
608      GenericFifo<size_t> m_config_to_cc_send_srcid_fifo;   // fifo for owners srcid
609
610#if L1_MULTI_CACHE
611      GenericFifo<size_t> m_config_to_cc_send_cache_id_fifo; // fifo for cache_id
612#endif
613
614      ///////////////////////////////////////////////////////
615      // Registers controlled by the READ fsm
616      ///////////////////////////////////////////////////////
617
618      sc_signal<int>      r_read_fsm;          // FSM state
619      sc_signal<size_t>   r_read_copy;         // Srcid of the first copy
620      sc_signal<size_t>   r_read_copy_cache;   // Srcid of the first copy
621      sc_signal<bool>     r_read_copy_inst;    // Type of the first copy
622      sc_signal<tag_t>    r_read_tag;          // cache line tag (in directory)
623      sc_signal<bool>     r_read_is_cnt;       // is_cnt bit (in directory)
624      sc_signal<bool>     r_read_lock;         // lock bit (in directory)
625      sc_signal<bool>     r_read_dirty;        // dirty bit (in directory)
626      sc_signal<size_t>   r_read_count;        // number of copies
627      sc_signal<size_t>   r_read_ptr;          // pointer to the heap
628      sc_signal<data_t> * r_read_data;         // data (one cache line)
629      sc_signal<size_t>   r_read_way;          // associative way (in cache)
630      sc_signal<size_t>   r_read_trt_index;    // Transaction Table index
631      sc_signal<size_t>   r_read_next_ptr;     // Next entry to point to
632      sc_signal<bool>     r_read_last_free;    // Last free entry
633      sc_signal<addr_t>   r_read_ll_key;       // LL key from the llsc_global_table
634
635      // Buffer between READ fsm and IXR_CMD fsm (ask a missing cache line to XRAM)
636      sc_signal<bool>     r_read_to_ixr_cmd_req;    // valid request
637      sc_signal<addr_t>   r_read_to_ixr_cmd_nline;  // cache line index
638      sc_signal<size_t>   r_read_to_ixr_cmd_trdid;  // index in Transaction Table
639
640      // Buffer between READ fsm and TGT_RSP fsm (send a hit read response to L1 cache)
641      sc_signal<bool>     r_read_to_tgt_rsp_req;    // valid request
642      sc_signal<size_t>   r_read_to_tgt_rsp_srcid;  // Transaction srcid
643      sc_signal<size_t>   r_read_to_tgt_rsp_trdid;  // Transaction trdid
644      sc_signal<size_t>   r_read_to_tgt_rsp_pktid;  // Transaction pktid
645      sc_signal<data_t> * r_read_to_tgt_rsp_data;   // data (one cache line)
646      sc_signal<size_t>   r_read_to_tgt_rsp_word;   // first word of the response
647      sc_signal<size_t>   r_read_to_tgt_rsp_length; // length of the response
648      sc_signal<addr_t>   r_read_to_tgt_rsp_ll_key; // LL key from the llsc_global_table
649
650      ///////////////////////////////////////////////////////////////
651      // Registers controlled by the WRITE fsm
652      ///////////////////////////////////////////////////////////////
653
654      sc_signal<int>      r_write_fsm;        // FSM state
655      sc_signal<addr_t>   r_write_address;    // first word address
656      sc_signal<size_t>   r_write_word_index; // first word index in line
657      sc_signal<size_t>   r_write_word_count; // number of words in line
658      sc_signal<size_t>   r_write_srcid;      // transaction srcid
659      sc_signal<size_t>   r_write_trdid;      // transaction trdid
660      sc_signal<size_t>   r_write_pktid;      // transaction pktid
661      sc_signal<data_t> * r_write_data;       // data (one cache line)
662      sc_signal<be_t>   * r_write_be;         // one byte enable per word
663      sc_signal<bool>     r_write_byte;       // (BE != 0X0) and (BE != 0xF)
664      sc_signal<bool>     r_write_is_cnt;     // is_cnt bit (in directory)
665      sc_signal<bool>     r_write_lock;       // lock bit (in directory)
666      sc_signal<tag_t>    r_write_tag;        // cache line tag (in directory)
667      sc_signal<size_t>   r_write_copy;       // first owner of the line
668      sc_signal<size_t>   r_write_copy_cache; // first owner of the line
669      sc_signal<bool>     r_write_copy_inst;  // is this owner a ICache ?
670      sc_signal<size_t>   r_write_count;      // number of copies
671      sc_signal<size_t>   r_write_ptr;        // pointer to the heap
672      sc_signal<size_t>   r_write_next_ptr;   // next pointer to the heap
673      sc_signal<bool>     r_write_to_dec;     // need to decrement update counter
674      sc_signal<size_t>   r_write_way;        // way of the line
675      sc_signal<size_t>   r_write_trt_index;  // index in Transaction Table
676      sc_signal<size_t>   r_write_upt_index;  // index in Update Table
677      sc_signal<bool>     r_write_sc_fail;    // sc command failed
678      sc_signal<bool>     r_write_pending_sc; // sc command pending
679
680      // Buffer between WRITE fsm and TGT_RSP fsm (acknowledge a write command from L1)
681      sc_signal<bool>     r_write_to_tgt_rsp_req;     // valid request
682      sc_signal<size_t>   r_write_to_tgt_rsp_srcid;   // transaction srcid
683      sc_signal<size_t>   r_write_to_tgt_rsp_trdid;   // transaction trdid
684      sc_signal<size_t>   r_write_to_tgt_rsp_pktid;   // transaction pktid
685      sc_signal<bool>     r_write_to_tgt_rsp_sc_fail; // sc command failed
686
687      // Buffer between WRITE fsm and IXR_CMD fsm (ask a missing cache line to XRAM)
688      sc_signal<bool>     r_write_to_ixr_cmd_req;   // valid request
689      sc_signal<bool>     r_write_to_ixr_cmd_write; // write request
690      sc_signal<addr_t>   r_write_to_ixr_cmd_nline; // cache line index
691      sc_signal<data_t> * r_write_to_ixr_cmd_data;  // cache line data
692      sc_signal<size_t>   r_write_to_ixr_cmd_trdid; // index in Transaction Table
693
694      // Buffer between WRITE fsm and CC_SEND fsm (Update/Invalidate L1 caches)
695      sc_signal<bool>     r_write_to_cc_send_multi_req;     // valid multicast request
696      sc_signal<bool>     r_write_to_cc_send_brdcast_req;   // valid brdcast request
697      sc_signal<addr_t>   r_write_to_cc_send_nline;         // cache line index
698      sc_signal<size_t>   r_write_to_cc_send_trdid;         // index in Update Table
699      sc_signal<data_t> * r_write_to_cc_send_data;          // data (one cache line)
700      sc_signal<be_t>   * r_write_to_cc_send_be;            // word enable
701      sc_signal<size_t>   r_write_to_cc_send_count;         // number of words in line
702      sc_signal<size_t>   r_write_to_cc_send_index;         // index of first word in line
703      GenericFifo<bool>   m_write_to_cc_send_inst_fifo;     // fifo for the L1 type
704      GenericFifo<size_t> m_write_to_cc_send_srcid_fifo;    // fifo for srcids
705
706#if L1_MULTI_CACHE
707      GenericFifo<size_t> m_write_to_cc_send_cache_id_fifo; // fifo for srcids
708#endif
709
710      // Buffer between WRITE fsm and MULTI_ACK fsm (Decrement UPT entry)
711      sc_signal<bool>     r_write_to_multi_ack_req;       // valid request
712      sc_signal<size_t>   r_write_to_multi_ack_upt_index; // index in update table
713
714      /////////////////////////////////////////////////////////
715      // Registers controlled by MULTI_ACK fsm
716      //////////////////////////////////////////////////////////
717
718      sc_signal<int>      r_multi_ack_fsm;       // FSM state
719      sc_signal<size_t>   r_multi_ack_upt_index; // index in the Update Table
720      sc_signal<size_t>   r_multi_ack_srcid;     // pending write srcid
721      sc_signal<size_t>   r_multi_ack_trdid;     // pending write trdid
722      sc_signal<size_t>   r_multi_ack_pktid;     // pending write pktid
723      sc_signal<addr_t>   r_multi_ack_nline;     // pending write nline
724
725      // signaling completion of multi-inval to CONFIG fsm
726      sc_signal<bool>     r_multi_ack_to_config_ack; 
727
728      // Buffer between MULTI_ACK fsm and TGT_RSP fsm (complete write/update transaction)
729      sc_signal<bool>     r_multi_ack_to_tgt_rsp_req;   // valid request
730      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_srcid; // Transaction srcid
731      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_trdid; // Transaction trdid
732      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_pktid; // Transaction pktid
733
734      ///////////////////////////////////////////////////////
735      // Registers controlled by CLEANUP fsm
736      ///////////////////////////////////////////////////////
737
738      sc_signal<int>      r_cleanup_fsm;           // FSM state
739      sc_signal<size_t>   r_cleanup_srcid;         // transaction srcid
740      sc_signal<bool>     r_cleanup_inst;          // Instruction or Data ?
741      sc_signal<size_t>   r_cleanup_way_index;     // L1 Cache Way index
742      sc_signal<addr_t>   r_cleanup_nline;         // cache line index
743
744#if L1_MULTI_CACHE
745      sc_signal<size_t>   r_cleanup_pktid;         // transaction pktid
746#endif
747
748      sc_signal<copy_t>   r_cleanup_copy;          // first copy
749      sc_signal<copy_t>   r_cleanup_copy_cache;    // first copy
750      sc_signal<size_t>   r_cleanup_copy_inst;     // type of the first copy
751      sc_signal<copy_t>   r_cleanup_count;         // number of copies
752      sc_signal<size_t>   r_cleanup_ptr;           // pointer to the heap
753      sc_signal<size_t>   r_cleanup_prev_ptr;      // previous pointer to the heap
754      sc_signal<size_t>   r_cleanup_prev_srcid;    // srcid of previous heap entry
755      sc_signal<size_t>   r_cleanup_prev_cache_id; // srcid of previous heap entry
756      sc_signal<bool>     r_cleanup_prev_inst;     // inst bit of previous heap entry
757      sc_signal<size_t>   r_cleanup_next_ptr;      // next pointer to the heap
758      sc_signal<tag_t>    r_cleanup_tag;           // cache line tag (in directory)
759      sc_signal<bool>     r_cleanup_is_cnt;        // inst bit (in directory)
760      sc_signal<bool>     r_cleanup_lock;          // lock bit (in directory)
761      sc_signal<bool>     r_cleanup_dirty;         // dirty bit (in directory)
762      sc_signal<size_t>   r_cleanup_way;           // associative way (in cache)
763
764      sc_signal<size_t>   r_cleanup_write_srcid;   // srcid of write rsp
765      sc_signal<size_t>   r_cleanup_write_trdid;   // trdid of write rsp
766      sc_signal<size_t>   r_cleanup_write_pktid;   // pktid of write rsp
767
768      sc_signal<bool>     r_cleanup_need_rsp;      // write response required
769      sc_signal<bool>     r_cleanup_need_ack;      // config acknowledge required
770
771      sc_signal<size_t>   r_cleanup_index;         // index of the INVAL line (in the UPT)
772
773      // signaling completion of broadcast-inval to CONFIG fsm
774      sc_signal<bool>     r_cleanup_to_config_ack; 
775       
776      // Buffer between CLEANUP fsm and TGT_RSP fsm (acknowledge a write command from L1)
777      sc_signal<bool>     r_cleanup_to_tgt_rsp_req;   // valid request
778      sc_signal<size_t>   r_cleanup_to_tgt_rsp_srcid; // transaction srcid
779      sc_signal<size_t>   r_cleanup_to_tgt_rsp_trdid; // transaction trdid
780      sc_signal<size_t>   r_cleanup_to_tgt_rsp_pktid; // transaction pktid
781
782      // Buffer between CLEANUP fsm and CC_SEND fsm (acknowledge a cleanup command from L1)
783      sc_signal<bool>     r_cleanup_to_cc_send_req;       // valid request
784      sc_signal<size_t>   r_cleanup_to_cc_send_srcid;     // L1 srcid
785      sc_signal<size_t>   r_cleanup_to_cc_send_set_index; // L1 set index
786      sc_signal<size_t>   r_cleanup_to_cc_send_way_index; // L1 way index
787      sc_signal<bool>     r_cleanup_to_cc_send_inst;      // Instruction Cleanup Ack
788
789      ///////////////////////////////////////////////////////
790      // Registers controlled by CAS fsm
791      ///////////////////////////////////////////////////////
792
793      sc_signal<int>      r_cas_fsm;        // FSM state
794      sc_signal<data_t>   r_cas_wdata;      // write data word
795      sc_signal<data_t> * r_cas_rdata;      // read data word
796      sc_signal<uint32_t> r_cas_lfsr;       // lfsr for random introducing
797      sc_signal<size_t>   r_cas_cpt;        // size of command
798      sc_signal<copy_t>   r_cas_copy;       // Srcid of the first copy
799      sc_signal<copy_t>   r_cas_copy_cache; // Srcid of the first copy
800      sc_signal<bool>     r_cas_copy_inst;  // Type of the first copy
801      sc_signal<size_t>   r_cas_count;      // number of copies
802      sc_signal<size_t>   r_cas_ptr;        // pointer to the heap
803      sc_signal<size_t>   r_cas_next_ptr;   // next pointer to the heap
804      sc_signal<bool>     r_cas_is_cnt;     // is_cnt bit (in directory)
805      sc_signal<bool>     r_cas_dirty;      // dirty bit (in directory)
806      sc_signal<size_t>   r_cas_way;        // way in directory
807      sc_signal<size_t>   r_cas_set;        // set in directory
808      sc_signal<data_t>   r_cas_tag;        // cache line tag (in directory)
809      sc_signal<size_t>   r_cas_trt_index;  // Transaction Table index
810      sc_signal<size_t>   r_cas_upt_index;  // Update Table index
811      sc_signal<data_t> * r_cas_data;       // cache line data
812
813      // Buffer between CAS fsm and IXR_CMD fsm (XRAM write)
814      sc_signal<bool>     r_cas_to_ixr_cmd_req;   // valid request
815      sc_signal<addr_t>   r_cas_to_ixr_cmd_nline; // cache line index
816      sc_signal<size_t>   r_cas_to_ixr_cmd_trdid; // index in Transaction Table
817      sc_signal<bool>     r_cas_to_ixr_cmd_write; // write request
818      sc_signal<data_t> * r_cas_to_ixr_cmd_data;  // cache line data
819
820
821      // Buffer between CAS fsm and TGT_RSP fsm
822      sc_signal<bool>     r_cas_to_tgt_rsp_req;   // valid request
823      sc_signal<data_t>   r_cas_to_tgt_rsp_data;  // read data word
824      sc_signal<size_t>   r_cas_to_tgt_rsp_srcid; // Transaction srcid
825      sc_signal<size_t>   r_cas_to_tgt_rsp_trdid; // Transaction trdid
826      sc_signal<size_t>   r_cas_to_tgt_rsp_pktid; // Transaction pktid
827
828      // Buffer between CAS fsm and CC_SEND fsm (Update/Invalidate L1 caches)
829      sc_signal<bool>     r_cas_to_cc_send_multi_req;     // valid request
830      sc_signal<bool>     r_cas_to_cc_send_brdcast_req;   // brdcast request
831      sc_signal<addr_t>   r_cas_to_cc_send_nline;         // cache line index
832      sc_signal<size_t>   r_cas_to_cc_send_trdid;         // index in Update Table
833      sc_signal<data_t>   r_cas_to_cc_send_wdata;         // data (one word)
834      sc_signal<bool>     r_cas_to_cc_send_is_long;       // it is a 64 bits CAS
835      sc_signal<data_t>   r_cas_to_cc_send_wdata_high;    // data high (one word)
836      sc_signal<size_t>   r_cas_to_cc_send_index;         // index of the word in line
837      GenericFifo<bool>   m_cas_to_cc_send_inst_fifo;     // fifo for the L1 type
838      GenericFifo<size_t> m_cas_to_cc_send_srcid_fifo;    // fifo for srcids
839
840#if L1_MULTI_CACHE
841      GenericFifo<size_t> m_cas_to_cc_send_cache_id_fifo; // fifo for srcids
842#endif
843
844      ////////////////////////////////////////////////////
845      // Registers controlled by the IXR_RSP fsm
846      ////////////////////////////////////////////////////
847
848      sc_signal<int>      r_ixr_rsp_fsm;       // FSM state
849      sc_signal<size_t>   r_ixr_rsp_trt_index; // TRT entry index
850      sc_signal<size_t>   r_ixr_rsp_cpt;       // word counter
851
852      // Buffer between IXR_RSP fsm and XRAM_RSP fsm  (response from the XRAM)
853      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_rok; // A xram response is ready
854
855      ////////////////////////////////////////////////////
856      // Registers controlled by the XRAM_RSP fsm
857      ////////////////////////////////////////////////////
858
859      sc_signal<int>      r_xram_rsp_fsm;               // FSM state
860      sc_signal<size_t>   r_xram_rsp_trt_index;         // TRT entry index
861      TransactionTabEntry r_xram_rsp_trt_buf;           // TRT entry local buffer
862      sc_signal<bool>     r_xram_rsp_victim_inval;      // victim line invalidate
863      sc_signal<bool>     r_xram_rsp_victim_is_cnt;     // victim line inst bit
864      sc_signal<bool>     r_xram_rsp_victim_dirty;      // victim line dirty bit
865      sc_signal<size_t>   r_xram_rsp_victim_way;        // victim line way
866      sc_signal<size_t>   r_xram_rsp_victim_set;        // victim line set
867      sc_signal<addr_t>   r_xram_rsp_victim_nline;      // victim line index
868      sc_signal<copy_t>   r_xram_rsp_victim_copy;       // victim line first copy
869      sc_signal<copy_t>   r_xram_rsp_victim_copy_cache; // victim line first copy
870      sc_signal<bool>     r_xram_rsp_victim_copy_inst;  // victim line type of first copy
871      sc_signal<size_t>   r_xram_rsp_victim_count;      // victim line number of copies
872      sc_signal<size_t>   r_xram_rsp_victim_ptr;        // victim line pointer to the heap
873      sc_signal<data_t> * r_xram_rsp_victim_data;       // victim line data
874      sc_signal<size_t>   r_xram_rsp_upt_index;         // UPT entry index
875      sc_signal<size_t>   r_xram_rsp_next_ptr;          // Next pointer to the heap
876
877      // Buffer between XRAM_RSP fsm and TGT_RSP fsm  (response to L1 cache)
878      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_req;    // Valid request
879      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_srcid;  // Transaction srcid
880      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_trdid;  // Transaction trdid
881      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_pktid;  // Transaction pktid
882      sc_signal<data_t> * r_xram_rsp_to_tgt_rsp_data;   // data (one cache line)
883      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_word;   // first word index
884      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_length; // length of the response
885      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_rerror; // send error to requester
886      sc_signal<addr_t>   r_xram_rsp_to_tgt_rsp_ll_key; // LL key from llsc_global_table
887
888      // Buffer between XRAM_RSP fsm and CC_SEND fsm (Inval L1 Caches)
889      sc_signal<bool>     r_xram_rsp_to_cc_send_multi_req;     // Valid request
890      sc_signal<bool>     r_xram_rsp_to_cc_send_brdcast_req;   // Broadcast request
891      sc_signal<addr_t>   r_xram_rsp_to_cc_send_nline;         // cache line index;
892      sc_signal<size_t>   r_xram_rsp_to_cc_send_trdid;         // index of UPT entry
893      GenericFifo<bool>   m_xram_rsp_to_cc_send_inst_fifo;     // fifo for the L1 type
894      GenericFifo<size_t> m_xram_rsp_to_cc_send_srcid_fifo;    // fifo for srcids
895
896#if L1_MULTI_CACHE
897      GenericFifo<size_t> m_xram_rsp_to_cc_send_cache_id_fifo; // fifo for srcids
898#endif
899
900      // Buffer between XRAM_RSP fsm and IXR_CMD fsm (XRAM write)
901      sc_signal<bool>     r_xram_rsp_to_ixr_cmd_req;   // Valid request
902      sc_signal<addr_t>   r_xram_rsp_to_ixr_cmd_nline; // cache line index
903      sc_signal<data_t> * r_xram_rsp_to_ixr_cmd_data;  // cache line data
904      sc_signal<size_t>   r_xram_rsp_to_ixr_cmd_trdid; // index in transaction table
905
906      ////////////////////////////////////////////////////
907      // Registers controlled by the IXR_CMD fsm
908      ////////////////////////////////////////////////////
909
910      sc_signal<int>      r_ixr_cmd_fsm;
911      sc_signal<size_t>   r_ixr_cmd_cpt;
912
913      ////////////////////////////////////////////////////
914      // Registers controlled by TGT_RSP fsm
915      ////////////////////////////////////////////////////
916
917      sc_signal<int>      r_tgt_rsp_fsm;
918      sc_signal<size_t>   r_tgt_rsp_cpt;
919      sc_signal<bool>     r_tgt_rsp_key_sent;
920
921      ////////////////////////////////////////////////////
922      // Registers controlled by CC_SEND fsm
923      ////////////////////////////////////////////////////
924
925      sc_signal<int>      r_cc_send_fsm;
926      sc_signal<size_t>   r_cc_send_cpt;
927      sc_signal<bool>     r_cc_send_inst;
928
929      ////////////////////////////////////////////////////
930      // Registers controlled by CC_RECEIVE fsm
931      ////////////////////////////////////////////////////
932
933      sc_signal<int>      r_cc_receive_fsm;
934
935      ////////////////////////////////////////////////////
936      // Registers controlled by ALLOC_DIR fsm
937      ////////////////////////////////////////////////////
938
939      sc_signal<int>      r_alloc_dir_fsm;
940      sc_signal<unsigned> r_alloc_dir_reset_cpt;
941
942      ////////////////////////////////////////////////////
943      // Registers controlled by ALLOC_TRT fsm
944      ////////////////////////////////////////////////////
945
946      sc_signal<int>      r_alloc_trt_fsm;
947
948      ////////////////////////////////////////////////////
949      // Registers controlled by ALLOC_UPT fsm
950      ////////////////////////////////////////////////////
951
952      sc_signal<int>      r_alloc_upt_fsm;
953
954      ////////////////////////////////////////////////////
955      // Registers controlled by ALLOC_HEAP fsm
956      ////////////////////////////////////////////////////
957
958      sc_signal<int>      r_alloc_heap_fsm;
959      sc_signal<unsigned> r_alloc_heap_reset_cpt;
960    }; // end class VciMemCache
961
962}}
963
964#endif
965
966// Local Variables:
967// tab-width: 2
968// c-basic-offset: 2
969// c-file-offsets:((innamespace . 0)(inline-open . 0))
970// indent-tabs-mode: nil
971// End:
972
973// vim: filetype=cpp:expandtab:shiftwidth=2:tabstop=2:softtabstop=2
974
Note: See TracBrowser for help on using the repository browser.