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| 2 | # -*- python -*- |
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| 3 | |
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| 4 | Module('caba:tsarv4_cluster_mmu', |
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| 5 | classname = 'soclib::caba::TsarV4ClusterMmu', |
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| 6 | tmpl_parameters = [ |
|---|
| 7 | parameter.Module('vci_param', default = 'caba:vci_param'), |
|---|
| 8 | parameter.Module('iss_t'), |
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| 9 | parameter.Int('cmd_width'), |
|---|
| 10 | parameter.Int('rsp_width'), |
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| 11 | ], |
|---|
| 12 | header_files = [ '../source/include/tsarv4_cluster_mmu.h', ], |
|---|
| 13 | implementation_files = [ '../source/src/tsarv4_cluster_mmu.cpp', ], |
|---|
| 14 | uses = [ |
|---|
| 15 | Uses('caba:base_module'), |
|---|
| 16 | Uses('common:mapping_table'), |
|---|
| 17 | Uses('common:iss2'), |
|---|
| 18 | Uses('caba:vci_cc_vcache_wrapper_v4', |
|---|
| 19 | iss_t = 'common:gdb_iss', |
|---|
| 20 | gdb_iss_t = 'common:mips32el'), |
|---|
| 21 | Uses('caba:vci_mem_cache_v4'), |
|---|
| 22 | Uses('caba:vci_simple_ram'), |
|---|
| 23 | Uses('caba:vci_xicu'), |
|---|
| 24 | Uses('caba:vci_local_crossbar'), |
|---|
| 25 | Uses('caba:virtual_dspin_router', |
|---|
| 26 | flit_width = parameter.Reference('cmd_width')), |
|---|
| 27 | Uses('caba:virtual_dspin_router', |
|---|
| 28 | flit_width = parameter.Reference('rsp_width')), |
|---|
| 29 | Uses('caba:vci_vdspin_target_wrapper', |
|---|
| 30 | dspin_cmd_width = parameter.Reference('cmd_width'), |
|---|
| 31 | dspin_rsp_width = parameter.Reference('rsp_width')), |
|---|
| 32 | Uses('caba:vci_vdspin_initiator_wrapper', |
|---|
| 33 | dspin_cmd_width = parameter.Reference('cmd_width'), |
|---|
| 34 | dspin_rsp_width = parameter.Reference('rsp_width')), |
|---|
| 35 | Uses('caba:vci_multi_tty'), |
|---|
| 36 | Uses('caba:vci_framebuffer'), |
|---|
| 37 | Uses('caba:vci_block_device_tsar_v4'), |
|---|
| 38 | Uses('caba:vci_multi_dma'), |
|---|
| 39 | Uses('common:elf_file_loader'), |
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| 40 | ], |
|---|
| 41 | instance_parameters = [ |
|---|
| 42 | parameter.Int('n_x'), |
|---|
| 43 | parameter.Int('n_y'), |
|---|
| 44 | parameter.Int('n_cluster'), |
|---|
| 45 | parameter.Module('mtd', 'common:mapping_table'), |
|---|
| 46 | parameter.Module('mtc', 'common:mapping_table'), |
|---|
| 47 | parameter.Module('mtx', 'common:mapping_table'), |
|---|
| 48 | parameter.Int('x_width'), |
|---|
| 49 | parameter.Int('y_width'), |
|---|
| 50 | parameter.Int('memc_tgtid'), |
|---|
| 51 | parameter.Int('xicu_tgtid'), |
|---|
| 52 | parameter.Int('fbuf_tgtid'), |
|---|
| 53 | parameter.Int('mtty_tgtid'), |
|---|
| 54 | parameter.Int('brom_tgtid'), |
|---|
| 55 | parameter.Int('bdev_tgtid'), |
|---|
| 56 | parameter.Int('cdma_tgtid'), |
|---|
| 57 | parameter.Int('memc_ways'), |
|---|
| 58 | parameter.Int('memc_sets'), |
|---|
| 59 | parameter.Int('l1_i_ways'), |
|---|
| 60 | parameter.Int('l1_i_sets'), |
|---|
| 61 | parameter.Int('l1_d_ways'), |
|---|
| 62 | parameter.Int('l1_d_sets'), |
|---|
| 63 | parameter.Int('xram_latency'), |
|---|
| 64 | parameter.Bool('io'), |
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| 65 | ], |
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| 66 | |
|---|
| 67 | ports = [ |
|---|
| 68 | Port('caba:bit_in', 'p_resetn', auto = 'resetn'), |
|---|
| 69 | Port('caba:clock_in', 'p_clk', auto = 'clock'), |
|---|
| 70 | Port('caba:dspin_output', 'p_cmd_out', [2, 4], dspin_data_size = parameter.Reference('cmd_width')), |
|---|
| 71 | Port('caba:dspin_input', 'p_cmd_in', [2, 4], dspin_data_size = parameter.Reference('cmd_width')), |
|---|
| 72 | Port('caba:dspin_output', 'p_rsp_out', [2, 4], dspin_data_size = parameter.Reference('rsp_width')), |
|---|
| 73 | Port('caba:dspin_input', 'p_rsp_in', [2, 4], dspin_data_size = parameter.Reference('rsp_width')), |
|---|
| 74 | ], |
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| 75 | ) |
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| 76 | |
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| 77 | |
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