source: branches/reconfiguration/modules/vci_mem_cache/caba/source/include/vci_mem_cache.h @ 865

Last change on this file since 865 was 865, checked in by cfuguet, 10 years ago

reconf: introducing the CC_TEST FSM in the vci_mem_cache

  • This FSM receives commands from the CC_RECEIVE FSM and acknowledge them through the CLEANUP and CC_SEND FSM.
  • This commit is incomplete. The communication between the CC_TEST FSM and the CLEANUP and CC_SEND FSMs is not completely implemented.
File size: 44.5 KB
Line 
1/* -*- c++ -*-
2 * File         : vci_mem_cache.h
3 * Date         : 26/10/2008
4 * Copyright    : UPMC / LIP6
5 * Authors      : Alain Greiner / Eric Guthmuller
6 *
7 * SOCLIB_LGPL_HEADER_BEGIN
8 *
9 * This file is part of SoCLib, GNU LGPLv2.1.
10 *
11 * SoCLib is free software; you can redistribute it and/or modify it
12 * under the terms of the GNU Lesser General Public License as published
13 * by the Free Software Foundation; version 2.1 of the License.
14 *
15 * SoCLib is distributed in the hope that it will be useful, but
16 * WITHOUT ANY WARRANTY; without even the implied warranty of
17 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
18 * Lesser General Public License for more details.
19 *
20 * You should have received a copy of the GNU Lesser General Public
21 * License along with SoCLib; if not, write to the Free Software
22 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
23 * 02110-1301 USA
24 *
25 * SOCLIB_LGPL_HEADER_END
26 *
27 * Maintainers: alain.greiner@lip6.fr
28 *              eric.guthmuller@polytechnique.edu
29 *              cesar.fuguet-tortolero@lip6.fr
30 *              alexandre.joannou@lip6.fr
31 */
32
33#ifndef SOCLIB_CABA_MEM_CACHE_H
34#define SOCLIB_CABA_MEM_CACHE_H
35
36#include <inttypes.h>
37#include <systemc>
38#include <list>
39#include <cassert>
40#include "arithmetics.h"
41#include "alloc_elems.h"
42#include "caba_base_module.h"
43#include "vci_target.h"
44#include "vci_initiator.h"
45#include "generic_fifo.h"
46#include "mapping_table.h"
47#include "int_tab.h"
48#include "generic_llsc_global_table.h"
49#include "mem_cache_directory.h"
50#include "xram_transaction.h"
51#include "update_tab.h"
52#include "dspin_interface.h"
53#include "dspin_dhccp_param.h"
54
55#define TRT_ENTRIES      4      // Number of entries in TRT
56#define UPT_ENTRIES      4      // Number of entries in UPT
57#define IVT_ENTRIES      4      // Number of entries in IVT
58#define HEAP_ENTRIES     1024   // Number of entries in HEAP
59
60namespace soclib {  namespace caba {
61
62  using namespace sc_core;
63
64  template<typename vci_param_int,
65           typename vci_param_ext,
66           size_t   memc_dspin_in_width,
67           size_t   memc_dspin_out_width>
68    class VciMemCache
69    : public soclib::caba::BaseModule
70    {
71      typedef typename vci_param_int::fast_addr_t  addr_t;
72      typedef typename sc_dt::sc_uint<64>          wide_data_t;
73      typedef uint32_t                             data_t;
74      typedef uint32_t                             tag_t;
75      typedef uint32_t                             be_t;
76      typedef uint32_t                             copy_t;
77
78      /* States of the TGT_CMD fsm */
79      enum tgt_cmd_fsm_state_e
80      {
81        TGT_CMD_IDLE,
82        TGT_CMD_READ,
83        TGT_CMD_WRITE,
84        TGT_CMD_CAS,
85        TGT_CMD_CONFIG,
86        TGT_CMD_ERROR
87      };
88
89      /* States of the TGT_RSP fsm */
90      enum tgt_rsp_fsm_state_e
91      {
92        TGT_RSP_READ_IDLE,
93        TGT_RSP_WRITE_IDLE,
94        TGT_RSP_CAS_IDLE,
95        TGT_RSP_XRAM_IDLE,
96        TGT_RSP_MULTI_ACK_IDLE,
97        TGT_RSP_CLEANUP_IDLE,
98        TGT_RSP_TGT_CMD_IDLE,
99        TGT_RSP_CONFIG_IDLE,
100        TGT_RSP_READ,
101        TGT_RSP_WRITE,
102        TGT_RSP_CAS,
103        TGT_RSP_XRAM,
104        TGT_RSP_MULTI_ACK,
105        TGT_RSP_CLEANUP,
106        TGT_RSP_TGT_CMD,
107        TGT_RSP_CONFIG
108      };
109
110      /* States of the CC_TEST fsm */
111      enum cc_test_fsm_state_e
112      {
113        CC_TEST_IDLE,
114        CC_TEST_SEND,
115        CC_TEST_WAIT
116      };
117
118      /* States of the DSPIN_TGT fsm */
119      enum cc_receive_fsm_state_e
120      {
121        CC_RECEIVE_IDLE,
122        CC_RECEIVE_CLEANUP,
123        CC_RECEIVE_CLEANUP_EOP,
124        CC_RECEIVE_MULTI_ACK,
125        CC_RECEIVE_TEST,
126        CC_RECEIVE_TEST_EOP
127      };
128
129      /* States of the CC_SEND fsm */
130      enum cc_send_fsm_state_e
131      {
132        CC_SEND_XRAM_RSP_IDLE,
133        CC_SEND_WRITE_IDLE,
134        CC_SEND_CAS_IDLE,
135        CC_SEND_CONFIG_IDLE,
136        CC_SEND_XRAM_RSP_BRDCAST_HEADER,
137        CC_SEND_XRAM_RSP_BRDCAST_NLINE,
138        CC_SEND_XRAM_RSP_INVAL_HEADER,
139        CC_SEND_XRAM_RSP_INVAL_NLINE,
140        CC_SEND_WRITE_BRDCAST_HEADER,
141        CC_SEND_WRITE_BRDCAST_NLINE,
142        CC_SEND_WRITE_UPDT_HEADER,
143        CC_SEND_WRITE_UPDT_NLINE,
144        CC_SEND_WRITE_UPDT_DATA,
145        CC_SEND_CAS_BRDCAST_HEADER,
146        CC_SEND_CAS_BRDCAST_NLINE,
147        CC_SEND_CAS_UPDT_HEADER,
148        CC_SEND_CAS_UPDT_NLINE,
149        CC_SEND_CAS_UPDT_DATA,
150        CC_SEND_CAS_UPDT_DATA_HIGH,
151        CC_SEND_CONFIG_INVAL_HEADER,
152        CC_SEND_CONFIG_INVAL_NLINE,
153        CC_SEND_CONFIG_BRDCAST_HEADER,
154        CC_SEND_CONFIG_BRDCAST_NLINE
155      };
156
157      /* States of the MULTI_ACK fsm */
158      enum multi_ack_fsm_state_e
159      {
160        MULTI_ACK_IDLE,
161        MULTI_ACK_UPT_LOCK,
162        MULTI_ACK_UPT_CLEAR,
163        MULTI_ACK_WRITE_RSP
164      };
165
166      /* States of the CONFIG fsm */
167      enum config_fsm_state_e
168      {
169        CONFIG_IDLE,
170        CONFIG_LOOP,
171        CONFIG_WAIT,
172        CONFIG_RSP,
173        CONFIG_DIR_REQ,
174        CONFIG_DIR_ACCESS,
175        CONFIG_IVT_LOCK,
176        CONFIG_BC_SEND,
177        CONFIG_INVAL_SEND,
178        CONFIG_HEAP_REQ,
179        CONFIG_HEAP_SCAN,
180        CONFIG_HEAP_LAST,
181        CONFIG_TRT_LOCK,
182        CONFIG_TRT_SET,
183        CONFIG_PUT_REQ
184      };
185
186      /* States of the READ fsm */
187      enum read_fsm_state_e
188      {
189        READ_IDLE,
190        READ_DIR_REQ,
191        READ_DIR_LOCK,
192        READ_DIR_HIT,
193        READ_HEAP_REQ,
194        READ_HEAP_LOCK,
195        READ_HEAP_WRITE,
196        READ_HEAP_ERASE,
197        READ_HEAP_LAST,
198        READ_RSP,
199        READ_TRT_LOCK,
200        READ_TRT_SET,
201        READ_TRT_REQ
202      };
203
204      /* States of the WRITE fsm */
205      enum write_fsm_state_e
206      {
207        WRITE_IDLE,
208        WRITE_NEXT,
209        WRITE_DIR_REQ,
210        WRITE_DIR_LOCK,
211        WRITE_DIR_HIT,
212        WRITE_UPT_LOCK,
213        WRITE_UPT_HEAP_LOCK,
214        WRITE_UPT_REQ,
215        WRITE_UPT_NEXT,
216        WRITE_UPT_DEC,
217        WRITE_RSP,
218        WRITE_MISS_TRT_LOCK,
219        WRITE_MISS_TRT_DATA,
220        WRITE_MISS_TRT_SET,
221        WRITE_MISS_XRAM_REQ,
222        WRITE_BC_DIR_READ,
223        WRITE_BC_TRT_LOCK,
224        WRITE_BC_IVT_LOCK,
225        WRITE_BC_DIR_INVAL,
226        WRITE_BC_CC_SEND,
227        WRITE_BC_XRAM_REQ,
228        WRITE_WAIT
229      };
230
231      /* States of the IXR_RSP fsm */
232      enum ixr_rsp_fsm_state_e
233      {
234        IXR_RSP_IDLE,
235        IXR_RSP_TRT_ERASE,
236        IXR_RSP_TRT_READ
237      };
238
239      /* States of the XRAM_RSP fsm */
240      enum xram_rsp_fsm_state_e
241      {
242        XRAM_RSP_IDLE,
243        XRAM_RSP_TRT_COPY,
244        XRAM_RSP_TRT_DIRTY,
245        XRAM_RSP_DIR_LOCK,
246        XRAM_RSP_DIR_UPDT,
247        XRAM_RSP_DIR_RSP,
248        XRAM_RSP_IVT_LOCK,
249        XRAM_RSP_INVAL_WAIT,
250        XRAM_RSP_INVAL,
251        XRAM_RSP_WRITE_DIRTY,
252        XRAM_RSP_HEAP_REQ,
253        XRAM_RSP_HEAP_ERASE,
254        XRAM_RSP_HEAP_LAST,
255        XRAM_RSP_ERROR_ERASE,
256        XRAM_RSP_ERROR_RSP
257      };
258
259      /* States of the IXR_CMD fsm */
260      enum ixr_cmd_fsm_state_e
261      {
262        IXR_CMD_READ_IDLE,
263        IXR_CMD_WRITE_IDLE,
264        IXR_CMD_CAS_IDLE,
265        IXR_CMD_XRAM_IDLE,
266        IXR_CMD_CONFIG_IDLE,
267        IXR_CMD_READ_TRT,
268        IXR_CMD_WRITE_TRT,
269        IXR_CMD_CAS_TRT,
270        IXR_CMD_XRAM_TRT,
271        IXR_CMD_CONFIG_TRT,
272        IXR_CMD_READ_SEND,
273        IXR_CMD_WRITE_SEND,
274        IXR_CMD_CAS_SEND,
275        IXR_CMD_XRAM_SEND,
276        IXR_CMD_CONFIG_SEND
277      };
278
279      /* States of the CAS fsm */
280      enum cas_fsm_state_e
281      {
282        CAS_IDLE,
283        CAS_DIR_REQ,
284        CAS_DIR_LOCK,
285        CAS_DIR_HIT_READ,
286        CAS_DIR_HIT_COMPARE,
287        CAS_DIR_HIT_WRITE,
288        CAS_UPT_LOCK,
289        CAS_UPT_HEAP_LOCK,
290        CAS_UPT_REQ,
291        CAS_UPT_NEXT,
292        CAS_BC_TRT_LOCK,
293        CAS_BC_IVT_LOCK,
294        CAS_BC_DIR_INVAL,
295        CAS_BC_CC_SEND,
296        CAS_BC_XRAM_REQ,
297        CAS_RSP_FAIL,
298        CAS_RSP_SUCCESS,
299        CAS_MISS_TRT_LOCK,
300        CAS_MISS_TRT_SET,
301        CAS_MISS_XRAM_REQ,
302        CAS_WAIT
303      };
304
305      /* States of the CLEANUP fsm */
306      enum cleanup_fsm_state_e
307      {
308        CLEANUP_IDLE,
309        CLEANUP_GET_NLINE,
310        CLEANUP_DIR_REQ,
311        CLEANUP_DIR_LOCK,
312        CLEANUP_DIR_WRITE,
313        CLEANUP_HEAP_REQ,
314        CLEANUP_HEAP_LOCK,
315        CLEANUP_HEAP_SEARCH,
316        CLEANUP_HEAP_CLEAN,
317        CLEANUP_HEAP_FREE,
318        CLEANUP_IVT_LOCK,
319        CLEANUP_IVT_DECREMENT,
320        CLEANUP_IVT_CLEAR,
321        CLEANUP_WRITE_RSP,
322        CLEANUP_SEND_CLACK
323      };
324
325      /* States of the ALLOC_DIR fsm */
326      enum alloc_dir_fsm_state_e
327      {
328        ALLOC_DIR_RESET,
329        ALLOC_DIR_READ,
330        ALLOC_DIR_WRITE,
331        ALLOC_DIR_CAS,
332        ALLOC_DIR_CLEANUP,
333        ALLOC_DIR_XRAM_RSP,
334        ALLOC_DIR_CONFIG
335      };
336
337      /* States of the ALLOC_TRT fsm */
338      enum alloc_trt_fsm_state_e
339      {
340        ALLOC_TRT_READ,
341        ALLOC_TRT_WRITE,
342        ALLOC_TRT_CAS,
343        ALLOC_TRT_XRAM_RSP,
344        ALLOC_TRT_IXR_RSP,
345        ALLOC_TRT_IXR_CMD,
346        ALLOC_TRT_CONFIG
347      };
348
349      /* States of the ALLOC_UPT fsm */
350      enum alloc_upt_fsm_state_e
351      {
352        ALLOC_UPT_WRITE,
353        ALLOC_UPT_CAS,
354        ALLOC_UPT_MULTI_ACK
355      };
356
357      /* States of the ALLOC_IVT fsm */
358      enum alloc_ivt_fsm_state_e
359      {
360        ALLOC_IVT_WRITE,
361        ALLOC_IVT_XRAM_RSP,
362        ALLOC_IVT_CLEANUP,
363        ALLOC_IVT_CAS,
364        ALLOC_IVT_CONFIG
365      };
366
367      /* States of the ALLOC_HEAP fsm */
368      enum alloc_heap_fsm_state_e
369      {
370        ALLOC_HEAP_RESET,
371        ALLOC_HEAP_READ,
372        ALLOC_HEAP_WRITE,
373        ALLOC_HEAP_CAS,
374        ALLOC_HEAP_CLEANUP,
375        ALLOC_HEAP_XRAM_RSP,
376        ALLOC_HEAP_CONFIG
377      };
378
379      /* transaction type, pktid field */
380      enum transaction_type_e
381      {
382          // b3 unused
383          // b2 READ / NOT READ
384          // Si READ
385          //  b1 DATA / INS
386          //  b0 UNC / MISS
387          // Si NOT READ
388          //  b1 accÚs table llsc type SW / other
389          //  b2 WRITE/CAS/LL/SC
390          TYPE_READ_DATA_UNC          = 0x0,
391          TYPE_READ_DATA_MISS         = 0x1,
392          TYPE_READ_INS_UNC           = 0x2,
393          TYPE_READ_INS_MISS          = 0x3,
394          TYPE_WRITE                  = 0x4,
395          TYPE_CAS                    = 0x5,
396          TYPE_LL                     = 0x6,
397          TYPE_SC                     = 0x7
398      };
399
400      /* SC return values */
401      enum sc_status_type_e
402      {
403          SC_SUCCESS  =   0x00000000,
404          SC_FAIL     =   0x00000001
405      };
406
407      // debug variables
408      bool                 m_debug;
409      bool                 m_debug_previous_valid;
410      size_t               m_debug_previous_count;
411      bool                 m_debug_previous_dirty;
412      data_t *             m_debug_previous_data;
413      data_t *             m_debug_data;
414
415      // instrumentation counters
416      uint64_t     m_cpt_cycles;         // Counter of cycles
417      uint64_t     m_cpt_reset_count;    // Cycle at which the counters were last reset
418
419      // Counters accessible in software (not yet but eventually)
420      uint32_t     m_cpt_read_local;     // Number of local READ transactions
421      uint32_t     m_cpt_read_remote;    // number of remote READ transactions
422      uint32_t     m_cpt_read_cost;      // Number of (flits * distance) for READs
423
424      uint32_t     m_cpt_write_local;    // Number of local WRITE transactions
425      uint32_t     m_cpt_write_remote;   // number of remote WRITE transactions
426      uint32_t     m_cpt_write_flits_local;  // number of flits for local WRITEs
427      uint32_t     m_cpt_write_flits_remote; // number of flits for remote WRITEs
428      uint32_t     m_cpt_write_cost;     // Number of (flits * distance) for WRITEs
429
430      uint32_t     m_cpt_ll_local;       // Number of local LL transactions
431      uint32_t     m_cpt_ll_remote;      // number of remote LL transactions
432      uint32_t     m_cpt_ll_cost;        // Number of (flits * distance) for LLs
433
434      uint32_t     m_cpt_sc_local;       // Number of local SC transactions
435      uint32_t     m_cpt_sc_remote;      // number of remote SC transactions
436      uint32_t     m_cpt_sc_cost;        // Number of (flits * distance) for SCs
437
438      uint32_t     m_cpt_cas_local;      // Number of local SC transactions
439      uint32_t     m_cpt_cas_remote;     // number of remote SC transactions
440      uint32_t     m_cpt_cas_cost;       // Number of (flits * distance) for SCs
441
442      uint32_t     m_cpt_update;         // Number of requests causing an UPDATE
443      uint32_t     m_cpt_update_local;   // Number of local UPDATE transactions
444      uint32_t     m_cpt_update_remote;  // Number of remote UPDATE transactions
445      uint32_t     m_cpt_update_cost;    // Number of (flits * distance) for UPDT
446
447      uint32_t     m_cpt_minval;         // Number of requests causing M_INV
448      uint32_t     m_cpt_minval_local;   // Number of local M_INV transactions
449      uint32_t     m_cpt_minval_remote;  // Number of remote M_INV transactions
450      uint32_t     m_cpt_minval_cost;    // Number of (flits * distance) for M_INV
451
452      uint32_t     m_cpt_binval;         // Number of BROADCAST INVAL
453
454      uint32_t     m_cpt_cleanup_local;  // Number of local CLEANUP transactions
455      uint32_t     m_cpt_cleanup_remote; // Number of remote CLEANUP transactions
456      uint32_t     m_cpt_cleanup_cost;   // Number of (flits * distance) for CLEANUPs
457
458      // Counters not accessible by software
459      uint32_t     m_cpt_read_miss;      // Number of MISS READ
460      uint32_t     m_cpt_write_miss;     // Number of MISS WRITE
461      uint32_t     m_cpt_write_dirty;    // Cumulated length for WRITE transactions
462      uint32_t     m_cpt_write_broadcast;// Number of BROADCAST INVAL because of writes
463
464      uint32_t     m_cpt_trt_rb;         // Read blocked by a hit in trt
465      uint32_t     m_cpt_trt_full;       // Transaction blocked due to a full trt
466
467      uint32_t     m_cpt_get;
468      uint32_t     m_cpt_put;
469
470      size_t       m_prev_count;
471
472      protected:
473
474      SC_HAS_PROCESS(VciMemCache);
475
476      public:
477      sc_in<bool>                                 p_clk;
478      sc_in<bool>                                 p_resetn;
479      sc_out<bool>                                p_irq;
480      soclib::caba::VciTarget<vci_param_int>      p_vci_tgt;
481      soclib::caba::VciInitiator<vci_param_ext>   p_vci_ixr;
482      soclib::caba::DspinInput<memc_dspin_in_width>    p_dspin_p2m;
483      soclib::caba::DspinOutput<memc_dspin_out_width>  p_dspin_m2p;
484      soclib::caba::DspinOutput<memc_dspin_out_width>  p_dspin_clack;
485
486#if MONITOR_MEMCACHE_FSM == 1
487      sc_out<int> p_read_fsm;
488      sc_out<int> p_write_fsm;
489      sc_out<int> p_xram_rsp_fsm;
490      sc_out<int> p_cas_fsm;
491      sc_out<int> p_cleanup_fsm;
492      sc_out<int> p_config_fsm;
493      sc_out<int> p_alloc_heap_fsm;
494      sc_out<int> p_alloc_dir_fsm;
495      sc_out<int> p_alloc_trt_fsm;
496      sc_out<int> p_alloc_upt_fsm;
497      sc_out<int> p_alloc_ivt_fsm;
498      sc_out<int> p_tgt_cmd_fsm;
499      sc_out<int> p_tgt_rsp_fsm;
500      sc_out<int> p_ixr_cmd_fsm;
501      sc_out<int> p_ixr_rsp_fsm;
502      sc_out<int> p_cc_send_fsm;
503      sc_out<int> p_cc_receive_fsm;
504      sc_out<int> p_multi_ack_fsm;
505#endif
506
507      VciMemCache(
508          sc_module_name name,                                // Instance Name
509          const soclib::common::MappingTable &mtp,            // Mapping table INT network
510          const soclib::common::MappingTable &mtx,            // Mapping table RAM network
511          const soclib::common::IntTab       &srcid_x,        // global index RAM network
512          const soclib::common::IntTab       &tgtid_d,        // global index INT network
513          const size_t                       x_width,         // X width in platform
514          const size_t                       y_width,         // Y width in platform
515          const size_t                       nways,           // Number of ways per set
516          const size_t                       nsets,           // Number of sets
517          const size_t                       nwords,          // Number of words per line
518          const size_t                       max_copies,      // max number of copies
519          const size_t                       heap_size=HEAP_ENTRIES,
520          const size_t                       trt_lines=TRT_ENTRIES,
521          const size_t                       upt_lines=UPT_ENTRIES,
522          const size_t                       ivt_lines=IVT_ENTRIES,
523          const size_t                       debug_start_cycle=0,
524          const bool                         debug_ok=false );
525
526      ~VciMemCache();
527
528      void reset_counters();
529      void print_stats(bool activity_counters = true, bool stats = true);
530      void print_trace( size_t detailed = 0 );
531      void cache_monitor(addr_t addr, bool single_word = false);
532      void start_monitor(addr_t addr, addr_t length);
533      void stop_monitor();
534
535      private:
536
537      void transition();
538      void genMoore();
539      void check_monitor(addr_t addr, data_t data, bool read);
540
541      uint32_t req_distance(uint32_t req_srcid);
542      bool is_local_req(uint32_t req_srcid);
543      int  read_instrumentation(uint32_t regr, uint32_t & rdata);
544
545      // Component attributes
546      std::list<soclib::common::Segment> m_seglist;          // segments allocated
547      size_t                             m_nseg;             // number of segments
548      soclib::common::Segment            **m_seg;            // array of segments pointers
549      size_t                             m_seg_config;       // config segment index
550      const size_t                       m_srcid_x;          // global index on RAM network
551      const size_t                       m_initiators;       // Number of initiators
552      const size_t                       m_heap_size;        // Size of the heap
553      const size_t                       m_ways;             // Number of ways in a set
554      const size_t                       m_sets;             // Number of cache sets
555      const size_t                       m_words;            // Number of words in a line
556      size_t                             m_x_self;           // X self coordinate
557      size_t                             m_y_self;           // Y self coordinate
558      const size_t                       m_x_width;          // number of x bits in platform
559      const size_t                       m_y_width;          // number of y bits in platform
560      size_t                             m_debug_start_cycle;
561      bool                               m_debug_ok;
562      uint32_t                           m_trt_lines;
563      TransactionTab                     m_trt;              // xram transaction table
564      uint32_t                           m_upt_lines;
565      UpdateTab                          m_upt;              // pending update
566      UpdateTab                          m_ivt;              // pending invalidate
567      CacheDirectory                     m_cache_directory;  // data cache directory
568      CacheData                          m_cache_data;       // data array[set][way][word]
569      HeapDirectory                      m_heap;             // heap for copies
570      size_t                             m_max_copies;       // max number of copies in heap
571      GenericLLSCGlobalTable
572      < 32  ,    // number of slots
573        4096,    // number of processors in the system
574        8000,    // registration life (# of LL operations)
575        addr_t >                         m_llsc_table;       // ll/sc registration table
576
577      // adress masks
578      const soclib::common::AddressMaskingTable<addr_t>   m_x;
579      const soclib::common::AddressMaskingTable<addr_t>   m_y;
580      const soclib::common::AddressMaskingTable<addr_t>   m_z;
581      const soclib::common::AddressMaskingTable<addr_t>   m_nline;
582
583      // broadcast address
584      uint32_t                           m_broadcast_boundaries;
585
586      // configuration interface constants
587      const uint32_t m_config_addr_mask;
588      const uint32_t m_config_regr_width;
589      const uint32_t m_config_func_width;
590      const uint32_t m_config_regr_idx_mask;
591      const uint32_t m_config_func_idx_mask;
592
593      // Fifo between TGT_CMD fsm and READ fsm
594      GenericFifo<addr_t>    m_cmd_read_addr_fifo;
595      GenericFifo<size_t>    m_cmd_read_length_fifo;
596      GenericFifo<size_t>    m_cmd_read_srcid_fifo;
597      GenericFifo<size_t>    m_cmd_read_trdid_fifo;
598      GenericFifo<size_t>    m_cmd_read_pktid_fifo;
599
600      // Fifo between TGT_CMD fsm and WRITE fsm
601      GenericFifo<addr_t>    m_cmd_write_addr_fifo;
602      GenericFifo<bool>      m_cmd_write_eop_fifo;
603      GenericFifo<size_t>    m_cmd_write_srcid_fifo;
604      GenericFifo<size_t>    m_cmd_write_trdid_fifo;
605      GenericFifo<size_t>    m_cmd_write_pktid_fifo;
606      GenericFifo<data_t>    m_cmd_write_data_fifo;
607      GenericFifo<be_t>      m_cmd_write_be_fifo;
608
609      // Fifo between TGT_CMD fsm and CAS fsm
610      GenericFifo<addr_t>    m_cmd_cas_addr_fifo;
611      GenericFifo<bool>      m_cmd_cas_eop_fifo;
612      GenericFifo<size_t>    m_cmd_cas_srcid_fifo;
613      GenericFifo<size_t>    m_cmd_cas_trdid_fifo;
614      GenericFifo<size_t>    m_cmd_cas_pktid_fifo;
615      GenericFifo<data_t>    m_cmd_cas_wdata_fifo;
616
617      // Fifo between CC_RECEIVE fsm and CLEANUP fsm
618      GenericFifo<uint64_t>  m_cc_receive_to_cleanup_fifo;
619
620      // Fifo between CC_RECEIVE fsm and MULTI_ACK fsm
621      GenericFifo<uint64_t>  m_cc_receive_to_multi_ack_fifo;
622
623      // Fifo between CC_RECEIVE fsm and MULTI_ACK fsm
624      GenericFifo<uint64_t>  m_cc_receive_to_cc_test_fifo;
625
626      // Buffer between TGT_CMD fsm and TGT_RSP fsm
627      // (segmentation violation response request)
628      sc_signal<bool>     r_tgt_cmd_to_tgt_rsp_req;
629
630      sc_signal<uint32_t> r_tgt_cmd_to_tgt_rsp_rdata;
631      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_error;
632      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_srcid;
633      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_trdid;
634      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_pktid;
635
636      sc_signal<addr_t>   r_tgt_cmd_config_addr;
637      sc_signal<size_t>   r_tgt_cmd_config_cmd;
638
639      //////////////////////////////////////////////////
640      // Registers controlled by the TGT_CMD fsm
641      //////////////////////////////////////////////////
642
643      sc_signal<int>         r_tgt_cmd_fsm;
644
645      ///////////////////////////////////////////////////////
646      // Registers controlled by the CONFIG fsm
647      ///////////////////////////////////////////////////////
648
649      sc_signal<int>      r_config_fsm;               // FSM state
650      sc_signal<bool>     r_config_lock;              // lock protecting exclusive access
651      sc_signal<int>      r_config_cmd;               // config request type
652      sc_signal<addr_t>   r_config_address;           // target buffer physical address
653      sc_signal<size_t>   r_config_srcid;             // config request srcid
654      sc_signal<size_t>   r_config_trdid;             // config request trdid
655      sc_signal<size_t>   r_config_pktid;             // config request pktid
656      sc_signal<size_t>   r_config_cmd_lines;         // number of lines to be handled
657      sc_signal<size_t>   r_config_rsp_lines;         // number of lines not completed
658      sc_signal<size_t>   r_config_dir_way;           // DIR: selected way
659      sc_signal<bool>     r_config_dir_lock;          // DIR: locked entry
660      sc_signal<size_t>   r_config_dir_count;         // DIR: number of copies
661      sc_signal<bool>     r_config_dir_is_cnt;        // DIR: counter mode (broadcast)
662      sc_signal<size_t>   r_config_dir_copy_srcid;    // DIR: first copy SRCID
663      sc_signal<bool>     r_config_dir_copy_inst;     // DIR: first copy L1 type
664      sc_signal<size_t>   r_config_dir_ptr;           // DIR: index of next copy in HEAP
665      sc_signal<size_t>   r_config_heap_next;         // current pointer to scan HEAP
666      sc_signal<size_t>   r_config_trt_index;         // selected entry in TRT
667      sc_signal<size_t>   r_config_ivt_index;         // selected entry in IVT
668
669      // Buffer between CONFIG fsm and IXR_CMD fsm
670      sc_signal<bool>     r_config_to_ixr_cmd_req;    // valid request
671      sc_signal<size_t>   r_config_to_ixr_cmd_index;  // TRT index
672
673      // Buffer between CONFIG fsm and TGT_RSP fsm (send a done response to L1 cache)
674      sc_signal<bool>     r_config_to_tgt_rsp_req;    // valid request
675      sc_signal<bool>     r_config_to_tgt_rsp_error;  // error response
676      sc_signal<size_t>   r_config_to_tgt_rsp_srcid;  // Transaction srcid
677      sc_signal<size_t>   r_config_to_tgt_rsp_trdid;  // Transaction trdid
678      sc_signal<size_t>   r_config_to_tgt_rsp_pktid;  // Transaction pktid
679
680      // Buffer between CONFIG fsm and CC_SEND fsm (multi-inval / broadcast-inval)
681      sc_signal<bool>     r_config_to_cc_send_multi_req;    // multi-inval request
682      sc_signal<bool>     r_config_to_cc_send_brdcast_req;  // broadcast-inval request
683      sc_signal<addr_t>   r_config_to_cc_send_nline;        // line index
684      sc_signal<size_t>   r_config_to_cc_send_trdid;        // UPT index
685      GenericFifo<bool>   m_config_to_cc_send_inst_fifo;    // fifo for the L1 type
686      GenericFifo<size_t> m_config_to_cc_send_srcid_fifo;   // fifo for owners srcid
687
688      ///////////////////////////////////////////////////////
689      // Registers controlled by the READ fsm
690      ///////////////////////////////////////////////////////
691
692      sc_signal<int>      r_read_fsm;                 // FSM state
693      sc_signal<size_t>   r_read_copy;                // Srcid of the first copy
694      sc_signal<size_t>   r_read_copy_cache;          // Srcid of the first copy
695      sc_signal<bool>     r_read_copy_inst;           // Type of the first copy
696      sc_signal<tag_t>    r_read_tag;                 // cache line tag (in directory)
697      sc_signal<bool>     r_read_is_cnt;              // is_cnt bit (in directory)
698      sc_signal<bool>     r_read_lock;                // lock bit (in directory)
699      sc_signal<bool>     r_read_dirty;               // dirty bit (in directory)
700      sc_signal<size_t>   r_read_count;               // number of copies
701      sc_signal<size_t>   r_read_ptr;                 // pointer to the heap
702      sc_signal<data_t> * r_read_data;                // data (one cache line)
703      sc_signal<size_t>   r_read_way;                 // associative way (in cache)
704      sc_signal<size_t>   r_read_trt_index;           // Transaction Table index
705      sc_signal<size_t>   r_read_next_ptr;            // Next entry to point to
706      sc_signal<bool>     r_read_last_free;           // Last free entry
707      sc_signal<addr_t>   r_read_ll_key;              // LL key from llsc_global_table
708
709      // Buffer between READ fsm and IXR_CMD fsm
710      sc_signal<bool>     r_read_to_ixr_cmd_req;      // valid request
711      sc_signal<size_t>   r_read_to_ixr_cmd_index;    // TRT index
712
713      // Buffer between READ fsm and TGT_RSP fsm (send a hit read response to L1 cache)
714      sc_signal<bool>     r_read_to_tgt_rsp_req;      // valid request
715      sc_signal<size_t>   r_read_to_tgt_rsp_srcid;    // Transaction srcid
716      sc_signal<size_t>   r_read_to_tgt_rsp_trdid;    // Transaction trdid
717      sc_signal<size_t>   r_read_to_tgt_rsp_pktid;    // Transaction pktid
718      sc_signal<data_t> * r_read_to_tgt_rsp_data;     // data (one cache line)
719      sc_signal<size_t>   r_read_to_tgt_rsp_word;     // first word of the response
720      sc_signal<size_t>   r_read_to_tgt_rsp_length;   // length of the response
721      sc_signal<addr_t>   r_read_to_tgt_rsp_ll_key;   // LL key from llsc_global_table
722
723      ///////////////////////////////////////////////////////////////
724      // Registers controlled by the WRITE fsm
725      ///////////////////////////////////////////////////////////////
726
727      sc_signal<int>      r_write_fsm;                // FSM state
728      sc_signal<addr_t>   r_write_address;            // first word address
729      sc_signal<size_t>   r_write_word_index;         // first word index in line
730      sc_signal<size_t>   r_write_word_count;         // number of words in line
731      sc_signal<size_t>   r_write_srcid;              // transaction srcid
732      sc_signal<size_t>   r_write_trdid;              // transaction trdid
733      sc_signal<size_t>   r_write_pktid;              // transaction pktid
734      sc_signal<data_t> * r_write_data;               // data (one cache line)
735      sc_signal<be_t>   * r_write_be;                 // one byte enable per word
736      sc_signal<bool>     r_write_byte;               // (BE != 0X0) and (BE != 0xF)
737      sc_signal<bool>     r_write_is_cnt;             // is_cnt bit (in directory)
738      sc_signal<bool>     r_write_lock;               // lock bit (in directory)
739      sc_signal<tag_t>    r_write_tag;                // cache line tag (in directory)
740      sc_signal<size_t>   r_write_copy;               // first owner of the line
741      sc_signal<size_t>   r_write_copy_cache;         // first owner of the line
742      sc_signal<bool>     r_write_copy_inst;          // is this owner a ICache ?
743      sc_signal<size_t>   r_write_count;              // number of copies
744      sc_signal<size_t>   r_write_ptr;                // pointer to the heap
745      sc_signal<size_t>   r_write_next_ptr;           // next pointer to the heap
746      sc_signal<bool>     r_write_to_dec;             // need to decrement update counter
747      sc_signal<size_t>   r_write_way;                // way of the line
748      sc_signal<size_t>   r_write_trt_index;          // index in Transaction Table
749      sc_signal<size_t>   r_write_upt_index;          // index in Update Table
750      sc_signal<bool>     r_write_sc_fail;            // sc command failed
751      sc_signal<data_t>   r_write_sc_key;             // sc command key
752      sc_signal<bool>     r_write_bc_data_we;         // Write enable for data buffer
753
754      // Buffer between WRITE fsm and TGT_RSP fsm (acknowledge a write command from L1)
755      sc_signal<bool>     r_write_to_tgt_rsp_req;     // valid request
756      sc_signal<size_t>   r_write_to_tgt_rsp_srcid;   // transaction srcid
757      sc_signal<size_t>   r_write_to_tgt_rsp_trdid;   // transaction trdid
758      sc_signal<size_t>   r_write_to_tgt_rsp_pktid;   // transaction pktid
759      sc_signal<bool>     r_write_to_tgt_rsp_sc_fail; // sc command failed
760
761      // Buffer between WRITE fsm and IXR_CMD fsm
762      sc_signal<bool>     r_write_to_ixr_cmd_req;     // valid request
763      sc_signal<size_t>   r_write_to_ixr_cmd_index;   // TRT index
764
765      // Buffer between WRITE fsm and CC_SEND fsm (Update/Invalidate L1 caches)
766      sc_signal<bool>     r_write_to_cc_send_multi_req;     // valid multicast request
767      sc_signal<bool>     r_write_to_cc_send_brdcast_req;   // valid brdcast request
768      sc_signal<addr_t>   r_write_to_cc_send_nline;         // cache line index
769      sc_signal<size_t>   r_write_to_cc_send_trdid;         // index in Update Table
770      sc_signal<data_t> * r_write_to_cc_send_data;          // data (one cache line)
771      sc_signal<be_t>   * r_write_to_cc_send_be;            // word enable
772      sc_signal<size_t>   r_write_to_cc_send_count;         // number of words in line
773      sc_signal<size_t>   r_write_to_cc_send_index;         // index of first word in line
774      GenericFifo<bool>   m_write_to_cc_send_inst_fifo;     // fifo for the L1 type
775      GenericFifo<size_t> m_write_to_cc_send_srcid_fifo;    // fifo for srcids
776
777      // Buffer between WRITE fsm and MULTI_ACK fsm (Decrement UPT entry)
778      sc_signal<bool>     r_write_to_multi_ack_req;       // valid request
779      sc_signal<size_t>   r_write_to_multi_ack_upt_index; // index in update table
780
781      /////////////////////////////////////////////////////////
782      // Registers controlled by MULTI_ACK fsm
783      //////////////////////////////////////////////////////////
784
785      sc_signal<int>      r_multi_ack_fsm;       // FSM state
786      sc_signal<size_t>   r_multi_ack_upt_index; // index in the Update Table
787      sc_signal<size_t>   r_multi_ack_srcid;     // pending write srcid
788      sc_signal<size_t>   r_multi_ack_trdid;     // pending write trdid
789      sc_signal<size_t>   r_multi_ack_pktid;     // pending write pktid
790      sc_signal<addr_t>   r_multi_ack_nline;     // pending write nline
791
792      // Buffer between MULTI_ACK fsm and TGT_RSP fsm (complete write/update transaction)
793      sc_signal<bool>     r_multi_ack_to_tgt_rsp_req;   // valid request
794      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_srcid; // Transaction srcid
795      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_trdid; // Transaction trdid
796      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_pktid; // Transaction pktid
797
798      ///////////////////////////////////////////////////////
799      // Registers controlled by CLEANUP fsm
800      ///////////////////////////////////////////////////////
801
802      sc_signal<int>      r_cleanup_fsm;           // FSM state
803      sc_signal<size_t>   r_cleanup_srcid;         // transaction srcid
804      sc_signal<bool>     r_cleanup_inst;          // Instruction or Data ?
805      sc_signal<size_t>   r_cleanup_way_index;     // L1 Cache Way index
806      sc_signal<addr_t>   r_cleanup_nline;         // cache line index
807
808
809      sc_signal<copy_t>   r_cleanup_copy;          // first copy
810      sc_signal<copy_t>   r_cleanup_copy_cache;    // first copy
811      sc_signal<size_t>   r_cleanup_copy_inst;     // type of the first copy
812      sc_signal<copy_t>   r_cleanup_count;         // number of copies
813      sc_signal<size_t>   r_cleanup_ptr;           // pointer to the heap
814      sc_signal<size_t>   r_cleanup_prev_ptr;      // previous pointer to the heap
815      sc_signal<size_t>   r_cleanup_prev_srcid;    // srcid of previous heap entry
816      sc_signal<size_t>   r_cleanup_prev_cache_id; // srcid of previous heap entry
817      sc_signal<bool>     r_cleanup_prev_inst;     // inst bit of previous heap entry
818      sc_signal<size_t>   r_cleanup_next_ptr;      // next pointer to the heap
819      sc_signal<tag_t>    r_cleanup_tag;           // cache line tag (in directory)
820      sc_signal<bool>     r_cleanup_is_cnt;        // inst bit (in directory)
821      sc_signal<bool>     r_cleanup_lock;          // lock bit (in directory)
822      sc_signal<bool>     r_cleanup_dirty;         // dirty bit (in directory)
823      sc_signal<size_t>   r_cleanup_way;           // associative way (in cache)
824
825      sc_signal<size_t>   r_cleanup_write_srcid;   // srcid of write rsp
826      sc_signal<size_t>   r_cleanup_write_trdid;   // trdid of write rsp
827      sc_signal<size_t>   r_cleanup_write_pktid;   // pktid of write rsp
828
829      sc_signal<bool>     r_cleanup_need_rsp;      // write response required
830      sc_signal<bool>     r_cleanup_need_ack;      // config acknowledge required
831
832      sc_signal<size_t>   r_cleanup_index;         // index of the INVAL line (in the UPT)
833
834      // Buffer between CLEANUP fsm and TGT_RSP fsm (acknowledge a write command from L1)
835      sc_signal<bool>     r_cleanup_to_tgt_rsp_req;   // valid request
836      sc_signal<size_t>   r_cleanup_to_tgt_rsp_srcid; // transaction srcid
837      sc_signal<size_t>   r_cleanup_to_tgt_rsp_trdid; // transaction trdid
838      sc_signal<size_t>   r_cleanup_to_tgt_rsp_pktid; // transaction pktid
839
840      ///////////////////////////////////////////////////////
841      // Registers controlled by CAS fsm
842      ///////////////////////////////////////////////////////
843
844      sc_signal<int>      r_cas_fsm;              // FSM state
845      sc_signal<data_t>   r_cas_wdata;            // write data word
846      sc_signal<data_t> * r_cas_rdata;            // read data word
847      sc_signal<uint32_t> r_cas_lfsr;             // lfsr for random introducing
848      sc_signal<size_t>   r_cas_cpt;              // size of command
849      sc_signal<copy_t>   r_cas_copy;             // Srcid of the first copy
850      sc_signal<copy_t>   r_cas_copy_cache;       // Srcid of the first copy
851      sc_signal<bool>     r_cas_copy_inst;        // Type of the first copy
852      sc_signal<size_t>   r_cas_count;            // number of copies
853      sc_signal<size_t>   r_cas_ptr;              // pointer to the heap
854      sc_signal<size_t>   r_cas_next_ptr;         // next pointer to the heap
855      sc_signal<bool>     r_cas_is_cnt;           // is_cnt bit (in directory)
856      sc_signal<bool>     r_cas_dirty;            // dirty bit (in directory)
857      sc_signal<size_t>   r_cas_way;              // way in directory
858      sc_signal<size_t>   r_cas_set;              // set in directory
859      sc_signal<data_t>   r_cas_tag;              // cache line tag (in directory)
860      sc_signal<size_t>   r_cas_trt_index;        // Transaction Table index
861      sc_signal<size_t>   r_cas_upt_index;        // Update Table index
862      sc_signal<data_t> * r_cas_data;             // cache line data
863
864      // Buffer between CAS fsm and IXR_CMD fsm
865      sc_signal<bool>     r_cas_to_ixr_cmd_req;   // valid request
866      sc_signal<size_t>   r_cas_to_ixr_cmd_index; // TRT index
867
868      // Buffer between CAS fsm and TGT_RSP fsm
869      sc_signal<bool>     r_cas_to_tgt_rsp_req;   // valid request
870      sc_signal<data_t>   r_cas_to_tgt_rsp_data;  // read data word
871      sc_signal<size_t>   r_cas_to_tgt_rsp_srcid; // Transaction srcid
872      sc_signal<size_t>   r_cas_to_tgt_rsp_trdid; // Transaction trdid
873      sc_signal<size_t>   r_cas_to_tgt_rsp_pktid; // Transaction pktid
874
875      // Buffer between CAS fsm and CC_SEND fsm (Update/Invalidate L1 caches)
876      sc_signal<bool>     r_cas_to_cc_send_multi_req;     // valid request
877      sc_signal<bool>     r_cas_to_cc_send_brdcast_req;   // brdcast request
878      sc_signal<addr_t>   r_cas_to_cc_send_nline;         // cache line index
879      sc_signal<size_t>   r_cas_to_cc_send_trdid;         // index in Update Table
880      sc_signal<data_t>   r_cas_to_cc_send_wdata;         // data (one word)
881      sc_signal<bool>     r_cas_to_cc_send_is_long;       // it is a 64 bits CAS
882      sc_signal<data_t>   r_cas_to_cc_send_wdata_high;    // data high (one word)
883      sc_signal<size_t>   r_cas_to_cc_send_index;         // index of the word in line
884      GenericFifo<bool>   m_cas_to_cc_send_inst_fifo;     // fifo for the L1 type
885      GenericFifo<size_t> m_cas_to_cc_send_srcid_fifo;    // fifo for srcids
886
887      ////////////////////////////////////////////////////
888      // Registers controlled by the IXR_RSP fsm
889      ////////////////////////////////////////////////////
890
891      sc_signal<int>      r_ixr_rsp_fsm;                // FSM state
892      sc_signal<size_t>   r_ixr_rsp_trt_index;          // TRT entry index
893      sc_signal<size_t>   r_ixr_rsp_cpt;                // word counter
894
895      // Buffer between IXR_RSP fsm and CONFIG fsm  (response from the XRAM)
896      sc_signal<bool>     r_ixr_rsp_to_config_ack;      // one single bit
897
898      // Buffer between IXR_RSP fsm and XRAM_RSP fsm  (response from the XRAM)
899      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_rok;    // one bit per TRT entry
900
901      ////////////////////////////////////////////////////
902      // Registers controlled by the XRAM_RSP fsm
903      ////////////////////////////////////////////////////
904
905      sc_signal<int>      r_xram_rsp_fsm;               // FSM state
906      sc_signal<size_t>   r_xram_rsp_trt_index;         // TRT entry index
907      TransactionTabEntry r_xram_rsp_trt_buf;           // TRT entry local buffer
908      sc_signal<bool>     r_xram_rsp_victim_inval;      // victim line invalidate
909      sc_signal<bool>     r_xram_rsp_victim_is_cnt;     // victim line inst bit
910      sc_signal<bool>     r_xram_rsp_victim_dirty;      // victim line dirty bit
911      sc_signal<size_t>   r_xram_rsp_victim_way;        // victim line way
912      sc_signal<size_t>   r_xram_rsp_victim_set;        // victim line set
913      sc_signal<addr_t>   r_xram_rsp_victim_nline;      // victim line index
914      sc_signal<copy_t>   r_xram_rsp_victim_copy;       // victim line first copy
915      sc_signal<copy_t>   r_xram_rsp_victim_copy_cache; // victim line first copy
916      sc_signal<bool>     r_xram_rsp_victim_copy_inst;  // victim line type of first copy
917      sc_signal<size_t>   r_xram_rsp_victim_count;      // victim line number of copies
918      sc_signal<size_t>   r_xram_rsp_victim_ptr;        // victim line pointer to the heap
919      sc_signal<data_t> * r_xram_rsp_victim_data;       // victim line data
920      sc_signal<size_t>   r_xram_rsp_ivt_index;         // IVT entry index
921      sc_signal<size_t>   r_xram_rsp_next_ptr;          // Next pointer to the heap
922      sc_signal<bool>     r_xram_rsp_rerror_irq;        // WRITE MISS rerror irq
923      sc_signal<bool>     r_xram_rsp_rerror_irq_enable; // WRITE MISS rerror irq enable
924      sc_signal<addr_t>   r_xram_rsp_rerror_address;    // WRITE MISS rerror address
925      sc_signal<size_t>   r_xram_rsp_rerror_rsrcid;     // WRITE MISS rerror srcid
926
927      // Buffer between XRAM_RSP fsm and TGT_RSP fsm  (response to L1 cache)
928      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_req;    // Valid request
929      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_srcid;  // Transaction srcid
930      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_trdid;  // Transaction trdid
931      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_pktid;  // Transaction pktid
932      sc_signal<data_t> * r_xram_rsp_to_tgt_rsp_data;   // data (one cache line)
933      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_word;   // first word index
934      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_length; // length of the response
935      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_rerror; // send error to requester
936      sc_signal<addr_t>   r_xram_rsp_to_tgt_rsp_ll_key; // LL key from llsc_global_table
937
938      // Buffer between XRAM_RSP fsm and CC_SEND fsm (Inval L1 Caches)
939      sc_signal<bool>     r_xram_rsp_to_cc_send_multi_req;     // Valid request
940      sc_signal<bool>     r_xram_rsp_to_cc_send_brdcast_req;   // Broadcast request
941      sc_signal<addr_t>   r_xram_rsp_to_cc_send_nline;         // cache line index;
942      sc_signal<size_t>   r_xram_rsp_to_cc_send_trdid;         // index of UPT entry
943      GenericFifo<bool>   m_xram_rsp_to_cc_send_inst_fifo;     // fifo for the L1 type
944      GenericFifo<size_t> m_xram_rsp_to_cc_send_srcid_fifo;    // fifo for srcids
945
946      // Buffer between XRAM_RSP fsm and IXR_CMD fsm
947      sc_signal<bool>     r_xram_rsp_to_ixr_cmd_req;   // Valid request
948      sc_signal<size_t>   r_xram_rsp_to_ixr_cmd_index; // TRT index
949
950      ////////////////////////////////////////////////////
951      // Registers controlled by the IXR_CMD fsm
952      ////////////////////////////////////////////////////
953
954      sc_signal<int>      r_ixr_cmd_fsm;
955      sc_signal<size_t>   r_ixr_cmd_word;              // word index for a put
956      sc_signal<size_t>   r_ixr_cmd_trdid;             // TRT index value
957      sc_signal<addr_t>   r_ixr_cmd_address;           // address to XRAM
958      sc_signal<data_t> * r_ixr_cmd_wdata;             // cache line buffer
959      sc_signal<bool>     r_ixr_cmd_get;               // transaction type (PUT/GET)
960
961      ////////////////////////////////////////////////////
962      // Registers controlled by TGT_RSP fsm
963      ////////////////////////////////////////////////////
964
965      sc_signal<int>      r_tgt_rsp_fsm;
966      sc_signal<size_t>   r_tgt_rsp_cpt;
967      sc_signal<bool>     r_tgt_rsp_key_sent;
968
969      ////////////////////////////////////////////////////
970      // Registers controlled by CC_SEND fsm
971      ////////////////////////////////////////////////////
972
973      sc_signal<int>      r_cc_send_fsm;
974      sc_signal<size_t>   r_cc_send_cpt;
975      sc_signal<bool>     r_cc_send_inst;
976
977      ////////////////////////////////////////////////////
978      // Registers controlled by CC_RECEIVE fsm
979      ////////////////////////////////////////////////////
980
981      sc_signal<int>      r_cc_receive_fsm;
982
983      ////////////////////////////////////////////////////
984      // Registers controlled by CC_TEST fsm
985      ////////////////////////////////////////////////////
986
987      sc_signal<int>      r_cc_test_fsm;
988
989      // Buffer between CC_TEST fsm and CC_SEND fsm
990      sc_signal<bool>     r_cc_test_to_cc_send_req;
991
992      // Buffer between CC_TEST fsm and CLEANUP fsm
993      sc_signal<bool>     r_cc_test_to_cleanup_req;
994
995      ////////////////////////////////////////////////////
996      // Registers controlled by ALLOC_DIR fsm
997      ////////////////////////////////////////////////////
998
999      sc_signal<int>      r_alloc_dir_fsm;
1000      sc_signal<unsigned> r_alloc_dir_reset_cpt;
1001
1002      ////////////////////////////////////////////////////
1003      // Registers controlled by ALLOC_TRT fsm
1004      ////////////////////////////////////////////////////
1005
1006      sc_signal<int>      r_alloc_trt_fsm;
1007
1008      ////////////////////////////////////////////////////
1009      // Registers controlled by ALLOC_UPT fsm
1010      ////////////////////////////////////////////////////
1011
1012      sc_signal<int>      r_alloc_upt_fsm;
1013
1014      ////////////////////////////////////////////////////
1015      // Registers controlled by ALLOC_IVT fsm
1016      ////////////////////////////////////////////////////
1017
1018      sc_signal<int>      r_alloc_ivt_fsm;
1019
1020      ////////////////////////////////////////////////////
1021      // Registers controlled by ALLOC_HEAP fsm
1022      ////////////////////////////////////////////////////
1023
1024      sc_signal<int>      r_alloc_heap_fsm;
1025      sc_signal<unsigned> r_alloc_heap_reset_cpt;
1026    }; // end class VciMemCache
1027
1028}}
1029
1030#endif
1031
1032// Local Variables:
1033// tab-width: 2
1034// c-basic-offset: 2
1035// c-file-offsets:((innamespace . 0)(inline-open . 0))
1036// indent-tabs-mode: nil
1037// End:
1038
1039// vim: filetype=cpp:expandtab:shiftwidth=2:tabstop=2:softtabstop=2
1040
Note: See TracBrowser for help on using the repository browser.