source: branches/v5/modules/vci_cc_vcache_wrapper/caba/source/include/vci_cc_vcache_wrapper.h @ 446

Last change on this file since 446 was 446, checked in by cfuguet, 11 years ago

Modifications in vci_cc_vcache_wrapper:

  • Merging the states DCACHE/ICACHE_CC_BROADCAST and DCACHE/ICACHE_CC_INVAL. This is because, the BROADCAST INVALIDATE and the MULTICAST INVALIDATE are both acknowledged by a CLEANUP.
  • Adding third port for the clack coherence network.
  • Renaming the port dspin_in to dspin_m2p and the port dspin_out to dspin_p2m
File size: 33.8 KB
Line 
1/* -*- c++ -*-
2 *
3 * File : vci_cc_vcache_wrapper.h
4 * Copyright (c) UPMC, Lip6, SoC
5 * Authors : Alain GREINER, Yang GAO
6 * Date : 27/11/2011
7 *
8 * SOCLIB_LGPL_HEADER_BEGIN
9 *
10 * This file is part of SoCLib, GNU LGPLv2.1.
11 *
12 * SoCLib is free software; you can redistribute it and/or modify it
13 * under the terms of the GNU Lesser General Public License as published
14 * by the Free Software Foundation; version 2.1 of the License.
15 *
16 * SoCLib is distributed in the hope that it will be useful, but
17 * WITHOUT ANY WARRANTY; without even the implied warranty of
18 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
19 * Lesser General Public License for more details.
20 *
21 * You should have received a copy of the GNU Lesser General Public
22 * License along with SoCLib; if not, write to the Free Software
23 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
24 * 02110-1301 USA
25 *
26 * SOCLIB_LGPL_HEADER_END
27 *
28 * Maintainers: cesar.fuguet-tortolero@lip6.fr
29 *              alexandre.joannou@lip6.fr
30 */
31
32#ifndef SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H
33#define SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H
34
35#include <inttypes.h>
36#include <systemc>
37#include "caba_base_module.h"
38#include "multi_write_buffer.h"
39#include "generic_fifo.h"
40#include "generic_tlb.h"
41#include "generic_cache.h"
42#include "vci_initiator.h"
43#include "dspin_interface.h"
44#include "dspin_dhccp_param.h"
45#include "mapping_table.h"
46#include "static_assert.h"
47#include "iss2.h"
48
49#define LLSC_TIMEOUT    10000
50
51namespace soclib {
52namespace caba {
53
54using namespace sc_core;
55
56////////////////////////////////////////////
57template<typename vci_param, 
58         size_t   dspin_in_width,
59         size_t   dspin_out_width,
60         typename iss_t>
61class VciCcVCacheWrapper
62////////////////////////////////////////////
63    : public soclib::caba::BaseModule
64{
65
66    typedef typename vci_param::fast_addr_t  paddr_t;
67
68    enum icache_fsm_state_e
69    {
70        ICACHE_IDLE,
71        // handling XTN processor requests
72        ICACHE_XTN_TLB_FLUSH,
73        ICACHE_XTN_CACHE_FLUSH,
74        ICACHE_XTN_CACHE_FLUSH_GO,
75        ICACHE_XTN_TLB_INVAL,
76        ICACHE_XTN_CACHE_INVAL_VA,
77        ICACHE_XTN_CACHE_INVAL_PA,
78        ICACHE_XTN_CACHE_INVAL_GO,
79        // handling tlb miss
80        ICACHE_TLB_WAIT,
81        // handling cache miss
82        ICACHE_MISS_SELECT,
83        ICACHE_MISS_CLEAN,
84        ICACHE_MISS_WAIT,
85        ICACHE_MISS_DATA_UPDT,
86        ICACHE_MISS_DIR_UPDT,
87        // handling unc read
88        ICACHE_UNC_WAIT,
89        // handling coherence requests
90        ICACHE_CC_CHECK,
91        ICACHE_CC_UPDT,
92        ICACHE_CC_INVAL,
93        ICACHE_CC_SEND_WAIT,
94    };
95
96    enum dcache_fsm_state_e
97    {
98        DCACHE_IDLE,
99        // handling itlb & dtlb miss
100        DCACHE_TLB_MISS,
101        DCACHE_TLB_PTE1_GET,
102        DCACHE_TLB_PTE1_SELECT,
103        DCACHE_TLB_PTE1_UPDT,
104        DCACHE_TLB_PTE2_GET,
105        DCACHE_TLB_PTE2_SELECT,
106        DCACHE_TLB_PTE2_UPDT,
107        DCACHE_TLB_LR_UPDT,
108        DCACHE_TLB_LR_WAIT,
109        DCACHE_TLB_RETURN,
110            // handling processor XTN requests
111        DCACHE_XTN_SWITCH,
112        DCACHE_XTN_SYNC,
113        DCACHE_XTN_IC_INVAL_VA,
114        DCACHE_XTN_IC_FLUSH,
115        DCACHE_XTN_IC_INVAL_PA,
116        DCACHE_XTN_IT_INVAL,
117        DCACHE_XTN_DC_FLUSH,
118        DCACHE_XTN_DC_FLUSH_GO,
119        DCACHE_XTN_DC_INVAL_VA,
120        DCACHE_XTN_DC_INVAL_PA,
121        DCACHE_XTN_DC_INVAL_END,
122        DCACHE_XTN_DC_INVAL_GO,
123        DCACHE_XTN_DT_INVAL,
124        //handling dirty bit update
125        DCACHE_DIRTY_GET_PTE,
126        DCACHE_DIRTY_WAIT,
127            // handling processor miss requests
128        DCACHE_MISS_SELECT,
129        DCACHE_MISS_CLEAN,
130        DCACHE_MISS_WAIT,
131        DCACHE_MISS_DATA_UPDT,
132        DCACHE_MISS_DIR_UPDT,
133        // handling processor unc, ll and sc requests
134        DCACHE_UNC_WAIT,
135        DCACHE_LL_WAIT,
136        DCACHE_SC_WAIT,
137        // handling coherence requests
138        DCACHE_CC_CHECK,
139        DCACHE_CC_UPDT,
140        DCACHE_CC_INVAL,
141        DCACHE_CC_SEND_WAIT,
142        // handling TLB inval (after a coherence or XTN request)
143        DCACHE_INVAL_TLB_SCAN,
144    };
145
146    enum cmd_fsm_state_e
147    {
148        CMD_IDLE,
149        CMD_INS_MISS,
150        CMD_INS_UNC,
151        CMD_DATA_MISS,
152        CMD_DATA_UNC,
153        CMD_DATA_WRITE,
154        CMD_DATA_LL,
155        CMD_DATA_SC,
156        CMD_DATA_CAS,
157    };
158
159    enum rsp_fsm_state_e
160    {
161        RSP_IDLE,
162        RSP_INS_MISS,
163        RSP_INS_UNC,
164        RSP_DATA_MISS,
165        RSP_DATA_UNC,
166        RSP_DATA_LL,
167        RSP_DATA_WRITE,
168    };
169
170    enum cc_receive_fsm_state_e
171    {
172        CC_RECEIVE_IDLE,
173        CC_RECEIVE_CLACK,
174        CC_RECEIVE_BRDCAST_HEADER,
175        CC_RECEIVE_BRDCAST_NLINE,
176        CC_RECEIVE_INVAL_HEADER,
177        CC_RECEIVE_INVAL_NLINE,
178        CC_RECEIVE_UPDT_HEADER,
179        CC_RECEIVE_UPDT_NLINE,
180        CC_RECEIVE_UPDT_DATA,
181    };
182
183    enum cc_send_fsm_state_e
184    {
185        CC_SEND_IDLE,
186        CC_SEND_CLEANUP_1,
187        CC_SEND_CLEANUP_2,
188        CC_SEND_MULTI_ACK,
189    };
190
191    /* transaction type, pktid field */
192    enum transaction_type_e
193    {
194        // b3 unused
195        // b2 READ / NOT READ
196        // if READ
197        //  b1 DATA / INS
198        //  b0 UNC / MISS
199        // else
200        //  b1 accÚs table llsc type SW / other
201        //  b2 WRITE/CAS/LL/SC
202        TYPE_READ_DATA_UNC          = 0x0,
203        TYPE_READ_DATA_MISS         = 0x1,
204        TYPE_READ_INS_UNC           = 0x2,
205        TYPE_READ_INS_MISS          = 0x3,
206        TYPE_WRITE                  = 0x4,
207        TYPE_CAS                    = 0x5,
208        TYPE_LL                     = 0x6,
209        TYPE_SC                     = 0x7
210    };
211
212    /* SC return values */
213    enum sc_status_type_e
214    {
215        SC_SUCCESS  =   0x00000000,
216        SC_FAIL     =   0x00000001
217    };
218
219    // cc_send_type
220    typedef enum 
221    {
222        CC_TYPE_CLEANUP,
223        CC_TYPE_MULTI_ACK,
224    } cc_send_t;
225
226    // cc_receive_type
227    typedef enum 
228    {
229        CC_TYPE_CLACK,
230        CC_TYPE_BRDCAST,
231        CC_TYPE_INVAL,
232        CC_TYPE_UPDT,
233    } cc_receive_t;
234
235    // TLB Mode : ITLB / DTLB / ICACHE / DCACHE
236    enum 
237    {
238        INS_TLB_MASK    = 0x8,
239        DATA_TLB_MASK   = 0x4,
240        INS_CACHE_MASK  = 0x2,
241        DATA_CACHE_MASK = 0x1,
242    };
243
244    // Error Type
245    enum mmu_error_type_e
246    {
247        MMU_NONE                      = 0x0000, // None
248        MMU_WRITE_PT1_UNMAPPED        = 0x0001, // Write & Page fault on PT1
249        MMU_WRITE_PT2_UNMAPPED        = 0x0002, // Write & Page fault on PT2
250        MMU_WRITE_PRIVILEGE_VIOLATION = 0x0004, // Write & Protected access in user mode
251        MMU_WRITE_ACCES_VIOLATION     = 0x0008, // Write to non writable page
252        MMU_WRITE_UNDEFINED_XTN       = 0x0020, // Write & undefined external access
253        MMU_WRITE_PT1_ILLEGAL_ACCESS  = 0x0040, // Write & Bus Error accessing PT1
254        MMU_WRITE_PT2_ILLEGAL_ACCESS  = 0x0080, // Write & Bus Error accessing PT2
255        MMU_WRITE_DATA_ILLEGAL_ACCESS = 0x0100, // Write & Bus Error in cache access
256        MMU_READ_PT1_UNMAPPED         = 0x1001, // Read & Page fault on PT1
257        MMU_READ_PT2_UNMAPPED         = 0x1002, // Read & Page fault on PT2
258        MMU_READ_PRIVILEGE_VIOLATION  = 0x1004, // Read & Protected access in user mode
259        MMU_READ_EXEC_VIOLATION       = 0x1010, // Read & Exec access to a non exec page
260        MMU_READ_UNDEFINED_XTN        = 0x1020, // Read & Undefined external access
261        MMU_READ_PT1_ILLEGAL_ACCESS   = 0x1040, // Read & Bus Error accessing PT1
262        MMU_READ_PT2_ILLEGAL_ACCESS   = 0x1080, // Read & Bus Error accessing PT2
263        MMU_READ_DATA_ILLEGAL_ACCESS  = 0x1100, // Read & Bus Error in cache access
264    };
265
266    // miss types for data cache
267    enum dcache_miss_type_e
268    {
269        PTE1_MISS,
270        PTE2_MISS,
271        PROC_MISS,
272    };
273
274    enum transaction_type_d_e
275    {
276        // b0 : 1 if cached
277        // b1 : 1 if instruction
278        TYPE_DATA_UNC     = 0x0,
279        TYPE_DATA_MISS    = 0x1,
280        TYPE_INS_UNC      = 0x2,
281        TYPE_INS_MISS     = 0x3,
282    };
283
284public:
285    sc_in<bool>                                p_clk;
286    sc_in<bool>                                p_resetn;
287    sc_in<bool>                                p_irq[iss_t::n_irq];
288    soclib::caba::VciInitiator<vci_param>      p_vci;
289    soclib::caba::DspinInput<dspin_in_width>   p_dspin_m2p;
290    soclib::caba::DspinOutput<dspin_out_width> p_dspin_p2m;
291    soclib::caba::DspinInput<dspin_in_width>   p_dspin_clack;
292
293private:
294
295    // STRUCTURAL PARAMETERS
296    soclib::common::AddressDecodingTable<uint32_t, bool> m_cacheability_table;
297
298    const size_t                        m_srcid;
299    const size_t                        m_cc_global_id;
300    const size_t                        m_nline_width;
301    const size_t                                                m_itlb_ways;
302    const size_t                                                m_itlb_sets;
303    const size_t                                                m_dtlb_ways;
304    const size_t                                                m_dtlb_sets;
305    const size_t                                                m_icache_ways;
306    const size_t                                                m_icache_sets;
307    const paddr_t                                               m_icache_yzmask;
308    const size_t                                                m_icache_words;
309    const size_t                                                m_dcache_ways;
310    const size_t                                                m_dcache_sets;
311    const paddr_t                                               m_dcache_yzmask;
312    const size_t                                                m_dcache_words;
313    const size_t                        m_x_width;
314    const size_t                        m_y_width;
315    const size_t                        m_proc_id;
316    const uint32_t                                              m_max_frozen_cycles;
317    const size_t                                                m_paddr_nbits;
318    uint32_t                            m_debug_start_cycle;
319    bool                                m_debug_ok;
320
321    ////////////////////////////////////////
322    // Communication with processor ISS
323    ////////////////////////////////////////
324    typename iss_t::InstructionRequest  m_ireq;
325    typename iss_t::InstructionResponse m_irsp;
326    typename iss_t::DataRequest         m_dreq;
327    typename iss_t::DataResponse        m_drsp;
328
329    /////////////////////////////////////////////
330    // debug variables
331    /////////////////////////////////////////////
332    bool                                m_debug_previous_i_hit;
333    bool                                m_debug_previous_d_hit;
334    bool                                m_debug_activated;
335
336    ///////////////////////////////
337    // Software visible REGISTERS
338    ///////////////////////////////
339    sc_signal<uint32_t>     r_mmu_ptpr;                 // page table pointer register
340    sc_signal<uint32_t>     r_mmu_mode;                 // mmu mode register
341    sc_signal<uint32_t>     r_mmu_word_lo;              // mmu misc data low
342    sc_signal<uint32_t>     r_mmu_word_hi;              // mmu misc data hight
343    sc_signal<uint32_t>     r_mmu_ibvar;                // mmu bad instruction address
344    sc_signal<uint32_t>     r_mmu_dbvar;                // mmu bad data address
345    sc_signal<uint32_t>     r_mmu_ietr;                 // mmu instruction error type
346    sc_signal<uint32_t>     r_mmu_detr;                 // mmu data error type
347    uint32_t                r_mmu_params;                       // read-only
348    uint32_t                r_mmu_release;                      // read_only
349
350
351    //////////////////////////////
352    // ICACHE FSM REGISTERS
353    //////////////////////////////
354    sc_signal<int>          r_icache_fsm;               // state register
355    sc_signal<int>          r_icache_fsm_save;          // return state for coherence op
356    sc_signal<paddr_t>      r_icache_vci_paddr;         // physical address
357    sc_signal<uint32_t>     r_icache_vaddr_save;        // virtual address from processor
358
359    // icache miss handling
360    sc_signal<size_t>       r_icache_miss_way;              // selected way for cache update
361    sc_signal<size_t>       r_icache_miss_set;              // selected set for cache update
362    sc_signal<size_t>       r_icache_miss_word;             // word index ( cache update)
363    sc_signal<bool>         r_icache_miss_inval;        // coherence request matching a miss
364    sc_signal<bool>         r_icache_miss_clack;        // waiting for a cleanup acknowledge
365
366    // coherence request handling
367    sc_signal<size_t>       r_icache_cc_way;                // selected way for cc update/inval
368    sc_signal<size_t>       r_icache_cc_set;                // selected set for cc update/inval
369    sc_signal<size_t>       r_icache_cc_word;               // word counter for cc update
370    sc_signal<bool>         r_icache_cc_need_write;     // activate the cache for writing
371
372    // coherence clack handling
373    sc_signal<bool>         r_icache_clack_req;         // clack request
374    sc_signal<size_t>       r_icache_clack_way;             // clack way
375    sc_signal<size_t>       r_icache_clack_set;             // clack set
376
377    // icache flush handling
378    sc_signal<size_t>       r_icache_flush_count;           // slot counter used for cache flush
379
380    // communication between ICACHE FSM and VCI_CMD FSM
381    sc_signal<bool>         r_icache_miss_req;           // cached read miss
382    sc_signal<bool>         r_icache_unc_req;            // uncached read miss
383
384    // communication between ICACHE FSM and DCACHE FSM
385    sc_signal<bool>             r_icache_tlb_miss_req;       // (set icache/reset dcache)
386    sc_signal<bool>         r_icache_tlb_rsp_error;      // tlb miss response error
387
388    // communication between ICACHE FSM and CC_SEND FSM
389    sc_signal<bool>         r_icache_cc_send_req;           // ICACHE cc_send request
390    sc_signal<cc_send_t>    r_icache_cc_send_type;          // ICACHE cc_send request type
391    sc_signal<paddr_t>      r_icache_cc_send_nline;         // ICACHE cc_send nline
392    sc_signal<size_t>       r_icache_cc_send_way;           // ICACHE cc_send way
393    sc_signal<size_t>       r_icache_cc_send_updt_tab_idx;  // ICACHE cc_send update table index
394
395    ///////////////////////////////
396    // DCACHE FSM REGISTERS
397    ///////////////////////////////
398    sc_signal<int>          r_dcache_fsm;               // state register
399    sc_signal<int>          r_dcache_fsm_cc_save;       // return state for coherence op
400    sc_signal<int>          r_dcache_fsm_scan_save;     // return state for tlb scan op
401    // registers written in P0 stage (used in P1 stage)
402    sc_signal<bool>         r_dcache_wbuf_req;          // WBUF must be written in P1 stage
403    sc_signal<bool>         r_dcache_updt_req;          // DCACHE must be updated in P1 stage
404    sc_signal<uint32_t>     r_dcache_save_vaddr;        // virtual address (from proc)
405    sc_signal<uint32_t>     r_dcache_save_wdata;        // write data (from proc)
406    sc_signal<uint32_t>     r_dcache_save_be;           // byte enable (from proc)
407    sc_signal<paddr_t>      r_dcache_save_paddr;        // physical address
408    sc_signal<bool>         r_dcache_save_cacheable;    // address cacheable
409    sc_signal<size_t>       r_dcache_save_cache_way;    // selected way (from dcache)
410    sc_signal<size_t>       r_dcache_save_cache_set;    // selected set (from dcache)
411    sc_signal<size_t>       r_dcache_save_cache_word;   // selected word (from dcache)
412    // registers used by the Dirty bit sub-fsm
413    sc_signal<paddr_t>      r_dcache_dirty_paddr;       // PTE physical address
414    sc_signal<size_t>       r_dcache_dirty_way;         // way to invalidate in dcache
415    sc_signal<size_t>       r_dcache_dirty_set;         // set to invalidate in dcache
416
417    // communication between DCACHE FSM and VCI_CMD FSM
418    sc_signal<paddr_t>      r_dcache_vci_paddr;             // physical address for VCI command
419    sc_signal<bool>         r_dcache_vci_miss_req;      // read miss request
420    sc_signal<bool>         r_dcache_vci_unc_req;       // uncacheable read request
421    sc_signal<uint32_t>     r_dcache_vci_unc_be;        // uncacheable read byte enable
422    sc_signal<bool>         r_dcache_vci_cas_req;       // atomic write request CAS
423    sc_signal<uint32_t>     r_dcache_vci_cas_old;       // previous data value for a CAS
424    sc_signal<uint32_t>     r_dcache_vci_cas_new;       // new data value for a CAS
425    sc_signal<bool>         r_dcache_vci_ll_req;        // atomic read request LL
426    sc_signal<bool>         r_dcache_vci_sc_req;        // atomic write request SC
427    sc_signal<uint32_t>     r_dcache_vci_sc_data;       // SC data (command)
428
429    // register used for XTN inval
430    sc_signal<size_t>       r_dcache_xtn_way;               // selected way (from dcache)
431    sc_signal<size_t>       r_dcache_xtn_set;               // selected set (from dcache)
432
433    // write buffer state extension
434    sc_signal<bool>         r_dcache_pending_unc_write; // pending uncacheable write in WBUF
435
436    // handling dcache miss
437    sc_signal<int>              r_dcache_miss_type;                 // depending on the requester
438    sc_signal<size_t>       r_dcache_miss_word;             // word index for cache update
439    sc_signal<size_t>       r_dcache_miss_way;              // selected way for cache update
440    sc_signal<size_t>       r_dcache_miss_set;              // selected set for cache update
441    sc_signal<bool>         r_dcache_miss_inval;        // coherence request matching a miss
442    sc_signal<bool>         r_dcache_miss_clack;        // waiting for a cleanup acknowledge
443
444    // handling coherence requests
445    sc_signal<size_t>       r_dcache_cc_way;                // selected way for cc update/inval
446    sc_signal<size_t>       r_dcache_cc_set;                // selected set for cc update/inval
447    sc_signal<size_t>       r_dcache_cc_word;               // word counter for cc update
448    sc_signal<bool>         r_dcache_cc_need_write;     // activate the cache for writing
449
450    // coherence clack handling
451    sc_signal<bool>         r_dcache_clack_req;         // clack request
452    sc_signal<size_t>       r_dcache_clack_way;             // clack way
453    sc_signal<size_t>       r_dcache_clack_set;             // clack set
454
455    // dcache flush handling
456    sc_signal<size_t>       r_dcache_flush_count;           // slot counter used for cache flush
457
458    // ll response handling
459    sc_signal<size_t>       r_dcache_ll_rsp_count;          // flit counter used for ll rsp
460
461    // used by the TLB miss sub-fsm
462    sc_signal<uint32_t>     r_dcache_tlb_vaddr;             // virtual address for a tlb miss
463    sc_signal<bool>         r_dcache_tlb_ins;               // target tlb (itlb if true)
464    sc_signal<paddr_t>      r_dcache_tlb_paddr;             // physical address of pte
465    sc_signal<uint32_t>     r_dcache_tlb_pte_flags;         // pte1 or first word of pte2
466    sc_signal<uint32_t>     r_dcache_tlb_pte_ppn;           // second word of pte2
467    sc_signal<size_t>       r_dcache_tlb_cache_way;         // selected way in dcache
468    sc_signal<size_t>       r_dcache_tlb_cache_set;         // selected set in dcache
469    sc_signal<size_t>       r_dcache_tlb_cache_word;    // selected word in dcache
470    sc_signal<size_t>       r_dcache_tlb_way;               // selected way in tlb
471    sc_signal<size_t>       r_dcache_tlb_set;               // selected set in tlb
472
473    // ITLB and DTLB invalidation
474    sc_signal<paddr_t>      r_dcache_tlb_inval_line;    // line index
475    sc_signal<size_t>       r_dcache_tlb_inval_set;     // tlb set counter
476
477    // communication between DCACHE FSM and ICACHE FSM
478    sc_signal<bool>         r_dcache_xtn_req;           // xtn request (caused by processor)
479    sc_signal<int>          r_dcache_xtn_opcode;        // xtn request type
480
481    // communication between DCACHE FSM and CC_SEND FSM
482    sc_signal<bool>         r_dcache_cc_send_req;           // DCACHE cc_send request
483    sc_signal<cc_send_t>    r_dcache_cc_send_type;          // DCACHE cc_send request type
484    sc_signal<paddr_t>      r_dcache_cc_send_nline;         // DCACHE cc_send nline
485    sc_signal<size_t>       r_dcache_cc_send_way;           // DCACHE cc_send way
486    sc_signal<size_t>       r_dcache_cc_send_updt_tab_idx;  // DCACHE cc_send update table index
487
488    // dcache directory extension
489    bool                    *r_dcache_in_tlb;               // copy exist in dtlb or itlb
490    bool                    *r_dcache_contains_ptd;         // cache line contains a PTD
491
492    // Physical address extension for data access
493    sc_signal<uint32_t>     r_dcache_paddr_ext;             // CP2 register (if vci_address > 32)
494
495    ///////////////////////////////////
496    // VCI_CMD FSM REGISTERS
497    ///////////////////////////////////
498    sc_signal<int>          r_vci_cmd_fsm;
499    sc_signal<size_t>       r_vci_cmd_min;                      // used for write bursts
500    sc_signal<size_t>       r_vci_cmd_max;                      // used for write bursts
501    sc_signal<size_t>       r_vci_cmd_cpt;                      // used for write bursts
502    sc_signal<bool>         r_vci_cmd_imiss_prio;               // round-robin between imiss & dmiss
503
504    ///////////////////////////////////
505    // VCI_RSP FSM REGISTERS
506    ///////////////////////////////////
507    sc_signal<int>          r_vci_rsp_fsm;
508    sc_signal<size_t>       r_vci_rsp_cpt;
509    sc_signal<bool>         r_vci_rsp_ins_error;
510    sc_signal<bool>         r_vci_rsp_data_error;
511    GenericFifo<uint32_t>   r_vci_rsp_fifo_icache;              // response FIFO to ICACHE FSM
512    GenericFifo<uint32_t>   r_vci_rsp_fifo_dcache;              // response FIFO to DCACHE FSM
513
514    ///////////////////////////////////
515    //  CC_SEND FSM REGISTER
516    ///////////////////////////////////
517    sc_signal<int>          r_cc_send_fsm;                  // state register
518    sc_signal<bool>         r_cc_send_last_client;          // 0 dcache / 1 icache
519
520    ///////////////////////////////////
521    //  CC_RECEIVE FSM REGISTER
522    ///////////////////////////////////
523    sc_signal<int>          r_cc_receive_fsm;               // state register
524    sc_signal<bool>         r_cc_receive_data_ins;          // request to : 0 dcache / 1 icache
525
526    // communication between CC_RECEIVE FSM and ICACHE/DCACHE FSM
527    sc_signal<size_t>       r_cc_receive_word_idx;          // word index
528    GenericFifo<uint32_t>   r_cc_receive_updt_fifo_be;
529    GenericFifo<uint32_t>   r_cc_receive_updt_fifo_data;
530    GenericFifo<bool>       r_cc_receive_updt_fifo_eop;
531
532    // communication between CC_RECEIVE FSM and ICACHE FSM
533    sc_signal<bool>         r_cc_receive_icache_req;        // cc_receive to icache request
534    sc_signal<cc_receive_t> r_cc_receive_icache_type;       // cc_receive type of request
535    sc_signal<size_t>       r_cc_receive_icache_way;        // cc_receive to icache way
536    sc_signal<size_t>       r_cc_receive_icache_set;        // cc_receive to icache set
537    sc_signal<size_t>       r_cc_receive_icache_updt_tab_idx;  // cc_receive update table index
538    sc_signal<paddr_t>      r_cc_receive_icache_nline;      // cache line physical address
539
540    // communication between CC_RECEIVE FSM and DCACHE FSM
541    sc_signal<bool>         r_cc_receive_dcache_req;        // cc_receive to dcache request
542    sc_signal<cc_receive_t> r_cc_receive_dcache_type;       // cc_receive type of request
543    sc_signal<size_t>       r_cc_receive_dcache_way;        // cc_receive to dcache way
544    sc_signal<size_t>       r_cc_receive_dcache_set;        // cc_receive to dcache set
545    sc_signal<size_t>       r_cc_receive_dcache_updt_tab_idx;  // cc_receive update table index
546    sc_signal<paddr_t>      r_cc_receive_dcache_nline;      // cache line physical address
547
548    ///////////////////////////////////
549    //  DSPIN CLACK INTERFACE REGISTER
550    ///////////////////////////////////
551    sc_signal<bool>         r_dspin_clack_req;
552    sc_signal<uint64_t>     r_dspin_clack_flit;
553   
554    //////////////////////////////////////////////////////////////////
555    // processor, write buffer, caches , TLBs
556    //////////////////////////////////////////////////////////////////
557
558    iss_t                       r_iss;
559    MultiWriteBuffer<paddr_t>   r_wbuf;
560    GenericCache<paddr_t>       r_icache;
561    GenericCache<paddr_t>       r_dcache;
562    GenericTlb<paddr_t>         r_itlb;
563    GenericTlb<paddr_t>         r_dtlb;
564
565    //////////////////////////////////////////////////////////////////
566    // llsc registration buffer
567    //////////////////////////////////////////////////////////////////
568
569    sc_signal<paddr_t>                     r_dcache_llsc_paddr;
570    sc_signal<uint32_t>                    r_dcache_llsc_key;
571    sc_signal<uint32_t>                    r_dcache_llsc_count;
572    sc_signal<bool>                        r_dcache_llsc_valid;
573
574    ////////////////////////////////
575    // Activity counters
576    ////////////////////////////////
577    uint32_t m_cpt_dcache_data_read;        // DCACHE DATA READ
578    uint32_t m_cpt_dcache_data_write;       // DCACHE DATA WRITE
579    uint32_t m_cpt_dcache_dir_read;         // DCACHE DIR READ
580    uint32_t m_cpt_dcache_dir_write;        // DCACHE DIR WRITE
581
582    uint32_t m_cpt_icache_data_read;        // ICACHE DATA READ
583    uint32_t m_cpt_icache_data_write;       // ICACHE DATA WRITE
584    uint32_t m_cpt_icache_dir_read;         // ICACHE DIR READ
585    uint32_t m_cpt_icache_dir_write;        // ICACHE DIR WRITE
586
587    uint32_t m_cpt_frz_cycles;              // number of cycles where the cpu is frozen
588    uint32_t m_cpt_total_cycles;                // total number of cycles
589
590    // Cache activity counters
591    uint32_t m_cpt_data_read;               // total number of read data
592    uint32_t m_cpt_data_write;              // total number of write data
593    uint32_t m_cpt_data_miss;               // number of read miss
594    uint32_t m_cpt_ins_miss;                // number of instruction miss
595    uint32_t m_cpt_unc_read;                // number of read uncached
596    uint32_t m_cpt_write_cached;            // number of cached write
597    uint32_t m_cpt_ins_read;                // number of instruction read
598    uint32_t m_cpt_ins_spc_miss;            // number of speculative instruction miss
599
600    uint32_t m_cost_write_frz;              // number of frozen cycles related to write buffer
601    uint32_t m_cost_data_miss_frz;          // number of frozen cycles related to data miss
602    uint32_t m_cost_unc_read_frz;           // number of frozen cycles related to uncached read
603    uint32_t m_cost_ins_miss_frz;           // number of frozen cycles related to ins miss
604
605    uint32_t m_cpt_imiss_transaction;       // number of VCI instruction miss transactions
606    uint32_t m_cpt_dmiss_transaction;       // number of VCI data miss transactions
607    uint32_t m_cpt_unc_transaction;         // number of VCI uncached read transactions
608    uint32_t m_cpt_write_transaction;       // number of VCI write transactions
609    uint32_t m_cpt_icache_unc_transaction;
610
611    uint32_t m_cost_imiss_transaction;      // cumulated duration for VCI IMISS transactions
612    uint32_t m_cost_dmiss_transaction;      // cumulated duration for VCI DMISS transactions
613    uint32_t m_cost_unc_transaction;        // cumulated duration for VCI UNC transactions
614    uint32_t m_cost_write_transaction;      // cumulated duration for VCI WRITE transactions
615    uint32_t m_cost_icache_unc_transaction; // cumulated duration for VCI IUNC transactions
616    uint32_t m_length_write_transaction;    // cumulated length for VCI WRITE transactions
617
618    // TLB activity counters
619    uint32_t m_cpt_ins_tlb_read;            // number of instruction tlb read
620    uint32_t m_cpt_ins_tlb_miss;            // number of instruction tlb miss
621    uint32_t m_cpt_ins_tlb_update_acc;      // number of instruction tlb update
622    uint32_t m_cpt_ins_tlb_occup_cache;     // number of instruction tlb occupy data cache line
623    uint32_t m_cpt_ins_tlb_hit_dcache;      // number of instruction tlb hit in data cache
624
625    uint32_t m_cpt_data_tlb_read;           // number of data tlb read
626    uint32_t m_cpt_data_tlb_miss;           // number of data tlb miss
627    uint32_t m_cpt_data_tlb_update_acc;     // number of data tlb update
628    uint32_t m_cpt_data_tlb_update_dirty;   // number of data tlb update dirty
629    uint32_t m_cpt_data_tlb_hit_dcache;     // number of data tlb hit in data cache
630    uint32_t m_cpt_data_tlb_occup_cache;    // number of data tlb occupy data cache line
631    uint32_t m_cpt_tlb_occup_dcache;
632
633    uint32_t m_cost_ins_tlb_miss_frz;       // number of frozen cycles related to instruction tlb miss
634    uint32_t m_cost_data_tlb_miss_frz;      // number of frozen cycles related to data tlb miss
635    uint32_t m_cost_ins_tlb_update_acc_frz;    // number of frozen cycles related to instruction tlb update acc
636    uint32_t m_cost_data_tlb_update_acc_frz;   // number of frozen cycles related to data tlb update acc
637    uint32_t m_cost_data_tlb_update_dirty_frz; // number of frozen cycles related to data tlb update dirty
638    uint32_t m_cost_ins_tlb_occup_cache_frz;   // number of frozen cycles related to instruction tlb miss operate in dcache
639    uint32_t m_cost_data_tlb_occup_cache_frz;  // number of frozen cycles related to data tlb miss operate in dcache
640
641    uint32_t m_cpt_itlbmiss_transaction;       // number of itlb miss transactions
642    uint32_t m_cpt_itlb_ll_transaction;        // number of itlb ll acc transactions
643    uint32_t m_cpt_itlb_sc_transaction;        // number of itlb sc acc transactions
644    uint32_t m_cpt_dtlbmiss_transaction;       // number of dtlb miss transactions
645    uint32_t m_cpt_dtlb_ll_transaction;        // number of dtlb ll acc transactions
646    uint32_t m_cpt_dtlb_sc_transaction;        // number of dtlb sc acc transactions
647    uint32_t m_cpt_dtlb_ll_dirty_transaction;  // number of dtlb ll dirty transactions
648    uint32_t m_cpt_dtlb_sc_dirty_transaction;  // number of dtlb sc dirty transactions
649
650    uint32_t m_cost_itlbmiss_transaction;       // cumulated duration for VCI instruction TLB miss transactions
651    uint32_t m_cost_itlb_ll_transaction;        // cumulated duration for VCI instruction TLB ll acc transactions
652    uint32_t m_cost_itlb_sc_transaction;        // cumulated duration for VCI instruction TLB sc acc transactions
653    uint32_t m_cost_dtlbmiss_transaction;       // cumulated duration for VCI data TLB miss transactions
654    uint32_t m_cost_dtlb_ll_transaction;        // cumulated duration for VCI data TLB ll acc transactions
655    uint32_t m_cost_dtlb_sc_transaction;        // cumulated duration for VCI data TLB sc acc transactions
656    uint32_t m_cost_dtlb_ll_dirty_transaction;  // cumulated duration for VCI data TLB ll dirty transactions
657    uint32_t m_cost_dtlb_sc_dirty_transaction;  // cumulated duration for VCI data TLB sc dirty transactions
658
659    // coherence activity counters
660    uint32_t m_cpt_cc_update_icache;            // number of coherence update instruction commands
661    uint32_t m_cpt_cc_update_dcache;            // number of coherence update data commands
662    uint32_t m_cpt_cc_inval_icache;             // number of coherence inval instruction commands
663    uint32_t m_cpt_cc_inval_dcache;             // number of coherence inval data commands
664    uint32_t m_cpt_cc_broadcast;                // number of coherence broadcast commands
665
666    uint32_t m_cost_updt_data_frz;              // number of frozen cycles related to coherence update data packets
667    uint32_t m_cost_inval_ins_frz;              // number of frozen cycles related to coherence inval instruction packets
668    uint32_t m_cost_inval_data_frz;             // number of frozen cycles related to coherence inval data packets
669    uint32_t m_cost_broadcast_frz;              // number of frozen cycles related to coherence broadcast packets
670
671    uint32_t m_cpt_cc_cleanup_ins;              // number of coherence cleanup packets
672    uint32_t m_cpt_cc_cleanup_data;             // number of coherence cleanup packets
673
674    uint32_t m_cpt_icleanup_transaction;        // number of instruction cleanup transactions
675    uint32_t m_cpt_dcleanup_transaction;        // number of instructinumber of data cleanup transactions
676    uint32_t m_cost_icleanup_transaction;       // cumulated duration for VCI instruction cleanup transactions
677    uint32_t m_cost_dcleanup_transaction;       // cumulated duration for VCI data cleanup transactions
678
679    uint32_t m_cost_ins_tlb_inval_frz;      // number of frozen cycles related to checking ins tlb invalidate
680    uint32_t m_cpt_ins_tlb_inval;           // number of ins tlb invalidate
681
682    uint32_t m_cost_data_tlb_inval_frz;     // number of frozen cycles related to checking data tlb invalidate
683    uint32_t m_cpt_data_tlb_inval;          // number of data tlb invalidate
684
685    // FSM activity counters
686    uint32_t m_cpt_fsm_icache     [64];
687    uint32_t m_cpt_fsm_dcache     [64];
688    uint32_t m_cpt_fsm_cmd        [64];
689    uint32_t m_cpt_fsm_rsp        [64];
690    uint32_t m_cpt_fsm_cc_receive [64];
691    uint32_t m_cpt_fsm_cc_send    [64];
692
693    uint32_t m_cpt_stop_simulation;             // used to stop simulation if frozen
694    bool     m_monitor_ok;                      // used to debug cache output 
695    uint32_t m_monitor_base;               
696    uint32_t m_monitor_length;             
697
698protected:
699    SC_HAS_PROCESS(VciCcVCacheWrapper);
700
701public:
702    VciCcVCacheWrapper(
703        sc_module_name                      name,
704        const int                           proc_id,
705        const soclib::common::MappingTable  &mtd,
706        const soclib::common::IntTab        &srcid,
707        const size_t                        cc_global_id,
708        const size_t                        itlb_ways,
709        const size_t                        itlb_sets,
710        const size_t                        dtlb_ways,
711        const size_t                        dtlb_sets,
712        const size_t                        icache_ways,
713        const size_t                        icache_sets,
714        const size_t                        icache_words,
715        const size_t                        dcache_ways,
716        const size_t                        dcache_sets,
717        const size_t                        dcache_words,
718        const size_t                        wbuf_nlines,
719        const size_t                        wbuf_nwords,
720        const size_t                        x_width,
721        const size_t                        y_width,
722        const uint32_t                      max_frozen_cycles,
723        const uint32_t                      debug_start_cycle,
724        const bool                          debug_ok );
725
726    ~VciCcVCacheWrapper();
727
728    void print_cpi();
729    void print_stats();
730    void clear_stats();
731    void print_trace(size_t mode = 0);
732    void cache_monitor(paddr_t addr);
733    void start_monitor(paddr_t,paddr_t);
734    void stop_monitor();
735    inline void iss_set_debug_mask(uint v) 
736    {
737            r_iss.set_debug_mask(v);
738    }
739
740private:
741    void transition();
742    void genMoore();
743
744    soclib_static_assert((int)iss_t::SC_ATOMIC == (int)vci_param::STORE_COND_ATOMIC);
745    soclib_static_assert((int)iss_t::SC_NOT_ATOMIC == (int)vci_param::STORE_COND_NOT_ATOMIC);
746};
747
748}}
749
750#endif /* SOCLIB_CABA_VCI_CC_VCACHE_WRAPPER_H */
751
752// Local Variables:
753// tab-width: 4
754// c-basic-offset: 4
755// c-file-offsets:((innamespace . 0)(inline-open . 0))
756// indent-tabs-mode: nil
757// End:
758
759// vim: filetype=cpp:expandtab:shiftwidth=4:tabstop=4:softtabstop=4
Note: See TracBrowser for help on using the repository browser.