source: trunk/modules/vci_mem_cache/caba/source/include/vci_mem_cache.h @ 1037

Last change on this file since 1037 was 1037, checked in by alain, 8 years ago

A new try to remove the live-lock on DIR and TRT:
The owner FSM that release a ressource with ia round robin priority (DIR or TRT)
keep the highest priority if the access is not a success (WAIT state)
File size: 43.8 KB
Line 
1/* -*- c++ -*-
2 * File         : vci_mem_cache.h
3 * Date         : 26/10/2008
4 * Copyright    : UPMC / LIP6
5 * Authors      : Alain Greiner / Eric Guthmuller
6 *
7 * SOCLIB_LGPL_HEADER_BEGIN
8 *
9 * This file is part of SoCLib, GNU LGPLv2.1.
10 *
11 * SoCLib is free software; you can redistribute it and/or modify it
12 * under the terms of the GNU Lesser General Public License as published
13 * by the Free Software Foundation; version 2.1 of the License.
14 *
15 * SoCLib is distributed in the hope that it will be useful, but
16 * WITHOUT ANY WARRANTY; without even the implied warranty of
17 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
18 * Lesser General Public License for more details.
19 *
20 * You should have received a copy of the GNU Lesser General Public
21 * License along with SoCLib; if not, write to the Free Software
22 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
23 * 02110-1301 USA
24 *
25 * SOCLIB_LGPL_HEADER_END
26 *
27 * Maintainers: alain.greiner@lip6.fr
28 *              eric.guthmuller@polytechnique.edu
29 *              cesar.fuguet-tortolero@lip6.fr
30 *              alexandre.joannou@lip6.fr
31 */
32
33#ifndef SOCLIB_CABA_MEM_CACHE_H
34#define SOCLIB_CABA_MEM_CACHE_H
35
36#include <inttypes.h>
37#include <systemc>
38#include <list>
39#include <cassert>
40#include "arithmetics.h"
41#include "alloc_elems.h"
42#include "caba_base_module.h"
43#include "vci_target.h"
44#include "vci_initiator.h"
45#include "generic_fifo.h"
46#include "mapping_table.h"
47#include "int_tab.h"
48#include "generic_llsc_global_table.h"
49#include "mem_cache_directory.h"
50#include "xram_transaction.h"
51#include "update_tab.h"
52#include "dspin_interface.h"
53#include "dspin_dhccp_param.h"
54
55#define TRT_ENTRIES      4      // Number of entries in TRT
56#define UPT_ENTRIES      4      // Number of entries in UPT
57#define IVT_ENTRIES      4      // Number of entries in IVT
58#define HEAP_ENTRIES     1024   // Number of entries in HEAP
59
60namespace soclib {  namespace caba {
61
62  using namespace sc_core;
63
64  template<typename vci_param_int, 
65           typename vci_param_ext,
66           size_t   memc_dspin_in_width,
67           size_t   memc_dspin_out_width>
68    class VciMemCache
69    : public soclib::caba::BaseModule
70    {
71      typedef typename vci_param_int::fast_addr_t  addr_t;
72      typedef typename sc_dt::sc_uint<64>          wide_data_t;
73      typedef uint32_t                             data_t;
74      typedef uint32_t                             tag_t;
75      typedef uint32_t                             be_t;
76      typedef uint32_t                             copy_t;
77
78      /* States of the TGT_CMD fsm */
79      enum tgt_cmd_fsm_state_e
80      {
81        TGT_CMD_IDLE,
82        TGT_CMD_READ,
83        TGT_CMD_WRITE,
84        TGT_CMD_CAS,
85        TGT_CMD_CONFIG,
86        TGT_CMD_ERROR
87      };
88
89      /* States of the TGT_RSP fsm */
90      enum tgt_rsp_fsm_state_e
91      {
92        TGT_RSP_READ_IDLE,
93        TGT_RSP_WRITE_IDLE,
94        TGT_RSP_CAS_IDLE,
95        TGT_RSP_XRAM_IDLE,
96        TGT_RSP_MULTI_ACK_IDLE,
97        TGT_RSP_CLEANUP_IDLE,
98        TGT_RSP_TGT_CMD_IDLE,
99        TGT_RSP_CONFIG_IDLE,
100        TGT_RSP_READ,
101        TGT_RSP_WRITE,
102        TGT_RSP_CAS,
103        TGT_RSP_XRAM,
104        TGT_RSP_MULTI_ACK,
105        TGT_RSP_CLEANUP,
106        TGT_RSP_TGT_CMD,
107        TGT_RSP_CONFIG
108      };
109
110      /* States of the DSPIN_TGT fsm */
111      enum cc_receive_fsm_state_e
112      {
113        CC_RECEIVE_IDLE,
114        CC_RECEIVE_CLEANUP,
115        CC_RECEIVE_CLEANUP_EOP,
116        CC_RECEIVE_MULTI_ACK
117      };
118
119      /* States of the CC_SEND fsm */
120      enum cc_send_fsm_state_e
121      {
122        CC_SEND_XRAM_RSP_IDLE,
123        CC_SEND_WRITE_IDLE,
124        CC_SEND_CAS_IDLE,
125        CC_SEND_CONFIG_IDLE,
126        CC_SEND_XRAM_RSP_BRDCAST_HEADER,
127        CC_SEND_XRAM_RSP_BRDCAST_NLINE,
128        CC_SEND_XRAM_RSP_INVAL_HEADER,
129        CC_SEND_XRAM_RSP_INVAL_NLINE,
130        CC_SEND_WRITE_BRDCAST_HEADER,
131        CC_SEND_WRITE_BRDCAST_NLINE,
132        CC_SEND_WRITE_UPDT_HEADER,
133        CC_SEND_WRITE_UPDT_NLINE,
134        CC_SEND_WRITE_UPDT_DATA,
135        CC_SEND_CAS_BRDCAST_HEADER,
136        CC_SEND_CAS_BRDCAST_NLINE,
137        CC_SEND_CAS_UPDT_HEADER,
138        CC_SEND_CAS_UPDT_NLINE,
139        CC_SEND_CAS_UPDT_DATA,
140        CC_SEND_CAS_UPDT_DATA_HIGH,
141        CC_SEND_CONFIG_INVAL_HEADER,
142        CC_SEND_CONFIG_INVAL_NLINE,
143        CC_SEND_CONFIG_BRDCAST_HEADER,
144        CC_SEND_CONFIG_BRDCAST_NLINE
145      };
146
147      /* States of the MULTI_ACK fsm */
148      enum multi_ack_fsm_state_e
149      {
150        MULTI_ACK_IDLE,
151        MULTI_ACK_UPT_LOCK,
152        MULTI_ACK_UPT_CLEAR,
153        MULTI_ACK_WRITE_RSP
154      };
155
156      /* States of the CONFIG fsm */
157      enum config_fsm_state_e
158      {
159        CONFIG_IDLE,
160        CONFIG_LOOP,
161        CONFIG_WAIT,
162        CONFIG_RSP,
163        CONFIG_DIR_REQ,
164        CONFIG_DIR_ACCESS,
165        CONFIG_IVT_LOCK,
166        CONFIG_BC_SEND,
167        CONFIG_INVAL_SEND,
168        CONFIG_HEAP_REQ,
169        CONFIG_HEAP_SCAN,
170        CONFIG_HEAP_LAST,
171        CONFIG_TRT_LOCK,
172        CONFIG_TRT_SET,
173        CONFIG_PUT_REQ
174      };
175
176      /* States of the READ fsm */
177      enum read_fsm_state_e
178      {
179        READ_IDLE,
180        READ_DIR_REQ,
181        READ_DIR_LOCK,
182        READ_DIR_HIT,
183        READ_HEAP_REQ,
184        READ_HEAP_LOCK,
185        READ_HEAP_WRITE,
186        READ_HEAP_ERASE,
187        READ_HEAP_LAST,
188        READ_RSP,
189        READ_TRT_LOCK,
190        READ_TRT_SET,
191        READ_TRT_REQ,
192        READ_WAIT
193      };
194
195      /* States of the WRITE fsm */
196      enum write_fsm_state_e
197      {
198        WRITE_IDLE,
199        WRITE_NEXT,
200        WRITE_DIR_REQ,
201        WRITE_DIR_LOCK,
202        WRITE_DIR_HIT,
203        WRITE_UPT_LOCK,
204        WRITE_UPT_HEAP_LOCK,
205        WRITE_UPT_REQ,
206        WRITE_UPT_NEXT,
207        WRITE_UPT_DEC,
208        WRITE_RSP,
209        WRITE_MISS_TRT_LOCK,
210        WRITE_MISS_TRT_DATA,
211        WRITE_MISS_TRT_SET,
212        WRITE_MISS_XRAM_REQ,
213        WRITE_BC_DIR_READ,
214        WRITE_BC_TRT_LOCK,
215        WRITE_BC_IVT_LOCK,
216        WRITE_BC_DIR_INVAL,
217        WRITE_BC_CC_SEND,
218        WRITE_BC_XRAM_REQ,
219        WRITE_WAIT
220      };
221
222      /* States of the IXR_RSP fsm */
223      enum ixr_rsp_fsm_state_e
224      {
225        IXR_RSP_IDLE,
226        IXR_RSP_TRT_ERASE,
227        IXR_RSP_TRT_READ
228      };
229
230      /* States of the XRAM_RSP fsm */
231      enum xram_rsp_fsm_state_e
232      {
233        XRAM_RSP_IDLE,
234        XRAM_RSP_TRT_COPY,
235        XRAM_RSP_TRT_DIRTY,
236        XRAM_RSP_DIR_LOCK,
237        XRAM_RSP_DIR_UPDT,
238        XRAM_RSP_DIR_RSP,
239        XRAM_RSP_IVT_LOCK,
240        XRAM_RSP_INVAL_WAIT,
241        XRAM_RSP_INVAL,
242        XRAM_RSP_WRITE_DIRTY,
243        XRAM_RSP_HEAP_REQ,
244        XRAM_RSP_HEAP_ERASE,
245        XRAM_RSP_HEAP_LAST,
246        XRAM_RSP_ERROR_ERASE,
247        XRAM_RSP_ERROR_RSP
248      };
249
250      /* States of the IXR_CMD fsm */
251      enum ixr_cmd_fsm_state_e
252      {
253        IXR_CMD_READ_IDLE,
254        IXR_CMD_WRITE_IDLE,
255        IXR_CMD_CAS_IDLE,
256        IXR_CMD_XRAM_IDLE,
257        IXR_CMD_CONFIG_IDLE,
258        IXR_CMD_READ_TRT,
259        IXR_CMD_WRITE_TRT,
260        IXR_CMD_CAS_TRT,
261        IXR_CMD_XRAM_TRT,
262        IXR_CMD_CONFIG_TRT,
263        IXR_CMD_READ_SEND,
264        IXR_CMD_WRITE_SEND,
265        IXR_CMD_CAS_SEND,
266        IXR_CMD_XRAM_SEND,
267        IXR_CMD_CONFIG_SEND
268      };
269
270      /* States of the CAS fsm */
271      enum cas_fsm_state_e
272      {
273        CAS_IDLE,
274        CAS_DIR_REQ,
275        CAS_DIR_LOCK,
276        CAS_DIR_HIT_READ,
277        CAS_DIR_HIT_COMPARE,
278        CAS_DIR_HIT_WRITE,
279        CAS_UPT_LOCK,
280        CAS_UPT_HEAP_LOCK,
281        CAS_UPT_REQ,
282        CAS_UPT_NEXT,
283        CAS_BC_TRT_LOCK,
284        CAS_BC_IVT_LOCK,
285        CAS_BC_DIR_INVAL,
286        CAS_BC_CC_SEND,
287        CAS_BC_XRAM_REQ,
288        CAS_RSP_FAIL,
289        CAS_RSP_SUCCESS,
290        CAS_MISS_TRT_LOCK,
291        CAS_MISS_TRT_SET,
292        CAS_MISS_XRAM_REQ,
293        CAS_WAIT
294      };
295
296      /* States of the CLEANUP fsm */
297      enum cleanup_fsm_state_e
298      {
299        CLEANUP_IDLE,
300        CLEANUP_GET_NLINE,
301        CLEANUP_DIR_REQ,
302        CLEANUP_DIR_LOCK,
303        CLEANUP_DIR_WRITE,
304        CLEANUP_HEAP_REQ,
305        CLEANUP_HEAP_LOCK,
306        CLEANUP_HEAP_SEARCH,
307        CLEANUP_HEAP_CLEAN,
308        CLEANUP_HEAP_FREE,
309        CLEANUP_IVT_LOCK,
310        CLEANUP_IVT_DECREMENT,
311        CLEANUP_IVT_CLEAR,
312        CLEANUP_WRITE_RSP,
313        CLEANUP_SEND_CLACK
314      };
315
316      /* States of the ALLOC_DIR fsm */
317      enum alloc_dir_fsm_state_e
318      {
319        ALLOC_DIR_RESET,
320        ALLOC_DIR_READ,
321        ALLOC_DIR_WRITE,
322        ALLOC_DIR_CAS,
323        ALLOC_DIR_CLEANUP,
324        ALLOC_DIR_XRAM_RSP,
325        ALLOC_DIR_CONFIG
326      };
327
328      /* States of the ALLOC_TRT fsm */
329      enum alloc_trt_fsm_state_e
330      {
331        ALLOC_TRT_READ,
332        ALLOC_TRT_WRITE,
333        ALLOC_TRT_CAS,
334        ALLOC_TRT_XRAM_RSP,
335        ALLOC_TRT_IXR_RSP,
336        ALLOC_TRT_IXR_CMD,
337        ALLOC_TRT_CONFIG
338      };
339
340      /* States of the ALLOC_UPT fsm */
341      enum alloc_upt_fsm_state_e
342      {
343        ALLOC_UPT_WRITE,
344        ALLOC_UPT_CAS,
345        ALLOC_UPT_MULTI_ACK
346      };
347
348      /* States of the ALLOC_IVT fsm */
349      enum alloc_ivt_fsm_state_e
350      {
351        ALLOC_IVT_WRITE,
352        ALLOC_IVT_XRAM_RSP,
353        ALLOC_IVT_CLEANUP,
354        ALLOC_IVT_CAS,
355        ALLOC_IVT_CONFIG
356      };
357
358      /* States of the ALLOC_HEAP fsm */
359      enum alloc_heap_fsm_state_e
360      {
361        ALLOC_HEAP_RESET,
362        ALLOC_HEAP_READ,
363        ALLOC_HEAP_WRITE,
364        ALLOC_HEAP_CAS,
365        ALLOC_HEAP_CLEANUP,
366        ALLOC_HEAP_XRAM_RSP,
367        ALLOC_HEAP_CONFIG
368      };
369
370      /* transaction type, pktid field */
371      enum transaction_type_e
372      {
373          // b3 unused
374          // b2 READ / NOT READ
375          // Si READ
376          //  b1 DATA / INS
377          //  b0 UNC / MISS
378          // Si NOT READ
379          //  b1 accÚs table llsc type SW / other
380          //  b2 WRITE/CAS/LL/SC
381          TYPE_READ_DATA_UNC          = 0x0,
382          TYPE_READ_DATA_MISS         = 0x1,
383          TYPE_READ_INS_UNC           = 0x2,
384          TYPE_READ_INS_MISS          = 0x3,
385          TYPE_WRITE                  = 0x4,
386          TYPE_CAS                    = 0x5,
387          TYPE_LL                     = 0x6,
388          TYPE_SC                     = 0x7
389      };
390
391      /* SC return values */
392      enum sc_status_type_e
393      {
394          SC_SUCCESS  =   0x00000000,
395          SC_FAIL     =   0x00000001
396      };
397
398      // debug variables
399      bool                 m_debug;
400      bool                 m_debug_previous_valid;
401      size_t               m_debug_previous_count;
402      bool                 m_debug_previous_dirty;
403      data_t *             m_debug_previous_data;
404      data_t *             m_debug_data;
405
406      // instrumentation counters
407      uint64_t     m_cpt_cycles;         // Counter of cycles
408      uint64_t     m_cpt_reset_count;    // Cycle at which the counters were last reset
409
410      // Counters accessible in software (not yet but eventually)
411      uint32_t     m_cpt_read_local;     // Number of local READ transactions
412      uint32_t     m_cpt_read_remote;    // number of remote READ transactions
413      uint32_t     m_cpt_read_cost;      // Number of (flits * distance) for READs
414
415      uint32_t     m_cpt_write_local;    // Number of local WRITE transactions
416      uint32_t     m_cpt_write_remote;   // number of remote WRITE transactions
417      uint32_t     m_cpt_write_flits_local;  // number of flits for local WRITEs
418      uint32_t     m_cpt_write_flits_remote; // number of flits for remote WRITEs
419      uint32_t     m_cpt_write_cost;     // Number of (flits * distance) for WRITEs
420
421      uint32_t     m_cpt_ll_local;       // Number of local LL transactions
422      uint32_t     m_cpt_ll_remote;      // number of remote LL transactions
423      uint32_t     m_cpt_ll_cost;        // Number of (flits * distance) for LLs
424
425      uint32_t     m_cpt_sc_local;       // Number of local SC transactions
426      uint32_t     m_cpt_sc_remote;      // number of remote SC transactions
427      uint32_t     m_cpt_sc_cost;        // Number of (flits * distance) for SCs
428
429      uint32_t     m_cpt_cas_local;      // Number of local SC transactions
430      uint32_t     m_cpt_cas_remote;     // number of remote SC transactions
431      uint32_t     m_cpt_cas_cost;       // Number of (flits * distance) for SCs
432
433      uint32_t     m_cpt_update;         // Number of requests causing an UPDATE
434      uint32_t     m_cpt_update_local;   // Number of local UPDATE transactions
435      uint32_t     m_cpt_update_remote;  // Number of remote UPDATE transactions
436      uint32_t     m_cpt_update_cost;    // Number of (flits * distance) for UPDT
437
438      uint32_t     m_cpt_minval;         // Number of requests causing M_INV
439      uint32_t     m_cpt_minval_local;   // Number of local M_INV transactions
440      uint32_t     m_cpt_minval_remote;  // Number of remote M_INV transactions
441      uint32_t     m_cpt_minval_cost;    // Number of (flits * distance) for M_INV
442
443      uint32_t     m_cpt_binval;         // Number of BROADCAST INVAL
444
445      uint32_t     m_cpt_cleanup_local;  // Number of local CLEANUP transactions
446      uint32_t     m_cpt_cleanup_remote; // Number of remote CLEANUP transactions
447      uint32_t     m_cpt_cleanup_cost;   // Number of (flits * distance) for CLEANUPs
448
449      // Counters not accessible by software
450      uint32_t     m_cpt_read_miss;      // Number of MISS READ
451      uint32_t     m_cpt_write_miss;     // Number of MISS WRITE
452      uint32_t     m_cpt_write_dirty;    // Cumulated length for WRITE transactions
453      uint32_t     m_cpt_write_broadcast;// Number of BROADCAST INVAL because of writes
454
455      uint32_t     m_cpt_trt_rb;         // Read blocked by a hit in trt
456      uint32_t     m_cpt_trt_full;       // Transaction blocked due to a full trt
457
458      uint32_t     m_cpt_get;
459      uint32_t     m_cpt_put;
460
461      size_t       m_prev_count;
462
463      protected:
464
465      SC_HAS_PROCESS(VciMemCache);
466
467      public:
468      sc_in<bool>                                 p_clk;
469      sc_in<bool>                                 p_resetn;
470      sc_out<bool>                                p_irq;
471      soclib::caba::VciTarget<vci_param_int>      p_vci_tgt;
472      soclib::caba::VciInitiator<vci_param_ext>   p_vci_ixr;
473      soclib::caba::DspinInput<memc_dspin_in_width>    p_dspin_p2m;
474      soclib::caba::DspinOutput<memc_dspin_out_width>  p_dspin_m2p;
475      soclib::caba::DspinOutput<memc_dspin_out_width>  p_dspin_clack;
476
477#if MONITOR_MEMCACHE_FSM == 1
478      sc_out<int> p_read_fsm; 
479      sc_out<int> p_write_fsm; 
480      sc_out<int> p_xram_rsp_fsm; 
481      sc_out<int> p_cas_fsm; 
482      sc_out<int> p_cleanup_fsm; 
483      sc_out<int> p_config_fsm; 
484      sc_out<int> p_alloc_heap_fsm; 
485      sc_out<int> p_alloc_dir_fsm; 
486      sc_out<int> p_alloc_trt_fsm; 
487      sc_out<int> p_alloc_upt_fsm; 
488      sc_out<int> p_alloc_ivt_fsm; 
489      sc_out<int> p_tgt_cmd_fsm; 
490      sc_out<int> p_tgt_rsp_fsm; 
491      sc_out<int> p_ixr_cmd_fsm; 
492      sc_out<int> p_ixr_rsp_fsm; 
493      sc_out<int> p_cc_send_fsm; 
494      sc_out<int> p_cc_receive_fsm; 
495      sc_out<int> p_multi_ack_fsm; 
496#endif
497
498      VciMemCache(
499          sc_module_name name,                                // Instance Name
500          const soclib::common::MappingTable &mtp,            // Mapping table INT network
501          const soclib::common::MappingTable &mtx,            // Mapping table RAM network
502          const soclib::common::IntTab       &srcid_x,        // global index RAM network
503          const soclib::common::IntTab       &tgtid_d,        // global index INT network
504          const size_t                       x_width,         // X width in platform
505          const size_t                       y_width,         // Y width in platform
506          const size_t                       nways,           // Number of ways per set
507          const size_t                       nsets,           // Number of sets
508          const size_t                       nwords,          // Number of words per line
509          const size_t                       max_copies,      // max number of copies
510          const size_t                       heap_size=HEAP_ENTRIES,
511          const size_t                       trt_lines=TRT_ENTRIES, 
512          const size_t                       upt_lines=UPT_ENTRIES,     
513          const size_t                       ivt_lines=IVT_ENTRIES,     
514          const size_t                       debug_start_cycle=0,
515          const bool                         debug_ok=false );
516
517      ~VciMemCache();
518
519      void reset_counters();
520      void print_stats(bool activity_counters = true, bool stats = true);
521      void print_trace( size_t detailed = 0 );
522      void cache_monitor(addr_t addr, bool single_word = false);
523      void start_monitor(addr_t addr, addr_t length);
524      void stop_monitor();
525
526      private:
527
528      void transition();
529      void genMoore();
530      void check_monitor(addr_t addr, data_t data, bool read);
531
532      uint32_t req_distance(uint32_t req_srcid);
533      bool is_local_req(uint32_t req_srcid);
534      int  read_instrumentation(uint32_t regr, uint32_t & rdata);
535
536      // Component attributes
537      std::list<soclib::common::Segment> m_seglist;          // segments allocated
538      size_t                             m_nseg;             // number of segments
539      soclib::common::Segment            **m_seg;            // array of segments pointers
540      size_t                             m_seg_config;       // config segment index
541      const size_t                       m_srcid_x;          // global index on RAM network
542      const size_t                       m_initiators;       // Number of initiators
543      const size_t                       m_heap_size;        // Size of the heap
544      const size_t                       m_ways;             // Number of ways in a set
545      const size_t                       m_sets;             // Number of cache sets
546      const size_t                       m_words;            // Number of words in a line
547      size_t                             m_x_self;           // X self coordinate
548      size_t                             m_y_self;           // Y self coordinate
549      const size_t                       m_x_width;          // number of x bits in platform
550      const size_t                       m_y_width;          // number of y bits in platform
551      size_t                             m_debug_start_cycle;
552      bool                               m_debug_ok;
553      uint32_t                           m_trt_lines;
554      TransactionTab                     m_trt;              // xram transaction table
555      uint32_t                           m_upt_lines;
556      UpdateTab                          m_upt;              // pending update
557      UpdateTab                          m_ivt;              // pending invalidate
558      CacheDirectory                     m_cache_directory;  // data cache directory
559      CacheData                          m_cache_data;       // data array[set][way][word]
560      HeapDirectory                      m_heap;             // heap for copies
561      size_t                             m_max_copies;       // max number of copies in heap
562      GenericLLSCGlobalTable
563      < 32  ,    // number of slots
564        4096,    // number of processors in the system
565        8000,    // registration life (# of LL operations)
566        addr_t >                         m_llsc_table;       // ll/sc registration table
567
568      // adress masks
569      const soclib::common::AddressMaskingTable<addr_t>   m_x;
570      const soclib::common::AddressMaskingTable<addr_t>   m_y;
571      const soclib::common::AddressMaskingTable<addr_t>   m_z;
572      const soclib::common::AddressMaskingTable<addr_t>   m_nline;
573
574      // broadcast address
575      uint32_t                           m_broadcast_boundaries;
576
577      // configuration interface constants
578      const uint32_t m_config_addr_mask;
579      const uint32_t m_config_regr_width;
580      const uint32_t m_config_func_width;
581      const uint32_t m_config_regr_idx_mask;
582      const uint32_t m_config_func_idx_mask;
583
584      // Fifo between TGT_CMD fsm and READ fsm
585      GenericFifo<addr_t>    m_cmd_read_addr_fifo;
586      GenericFifo<size_t>    m_cmd_read_length_fifo;
587      GenericFifo<size_t>    m_cmd_read_srcid_fifo;
588      GenericFifo<size_t>    m_cmd_read_trdid_fifo;
589      GenericFifo<size_t>    m_cmd_read_pktid_fifo;
590
591      // Fifo between TGT_CMD fsm and WRITE fsm
592      GenericFifo<addr_t>    m_cmd_write_addr_fifo;
593      GenericFifo<bool>      m_cmd_write_eop_fifo;
594      GenericFifo<size_t>    m_cmd_write_srcid_fifo;
595      GenericFifo<size_t>    m_cmd_write_trdid_fifo;
596      GenericFifo<size_t>    m_cmd_write_pktid_fifo;
597      GenericFifo<data_t>    m_cmd_write_data_fifo;
598      GenericFifo<be_t>      m_cmd_write_be_fifo;
599
600      // Fifo between TGT_CMD fsm and CAS fsm
601      GenericFifo<addr_t>    m_cmd_cas_addr_fifo;
602      GenericFifo<bool>      m_cmd_cas_eop_fifo;
603      GenericFifo<size_t>    m_cmd_cas_srcid_fifo;
604      GenericFifo<size_t>    m_cmd_cas_trdid_fifo;
605      GenericFifo<size_t>    m_cmd_cas_pktid_fifo;
606      GenericFifo<data_t>    m_cmd_cas_wdata_fifo;
607
608      // Fifo between CC_RECEIVE fsm and CLEANUP fsm
609      GenericFifo<uint64_t>  m_cc_receive_to_cleanup_fifo;
610     
611      // Fifo between CC_RECEIVE fsm and MULTI_ACK fsm
612      GenericFifo<uint64_t>  m_cc_receive_to_multi_ack_fifo;
613
614      // Buffer between TGT_CMD fsm and TGT_RSP fsm
615      // (segmentation violation response request)
616      sc_signal<bool>     r_tgt_cmd_to_tgt_rsp_req;
617
618      sc_signal<uint32_t> r_tgt_cmd_to_tgt_rsp_rdata;
619      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_error;
620      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_srcid;
621      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_trdid;
622      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_pktid;
623
624      sc_signal<addr_t>   r_tgt_cmd_config_addr;
625      sc_signal<size_t>   r_tgt_cmd_config_cmd;
626
627      //////////////////////////////////////////////////
628      // Registers controlled by the TGT_CMD fsm
629      //////////////////////////////////////////////////
630
631      sc_signal<int>         r_tgt_cmd_fsm;
632
633      ///////////////////////////////////////////////////////
634      // Registers controlled by the CONFIG fsm
635      ///////////////////////////////////////////////////////
636
637      sc_signal<int>      r_config_fsm;               // FSM state
638      sc_signal<int>      r_config_cmd;               // config request type 
639      sc_signal<addr_t>   r_config_address;           // target buffer physical address
640      sc_signal<size_t>   r_config_srcid;             // config request srcid
641      sc_signal<size_t>   r_config_trdid;             // config request trdid
642      sc_signal<size_t>   r_config_pktid;             // config request pktid
643      sc_signal<size_t>   r_config_cmd_lines;         // number of lines to be handled
644      sc_signal<size_t>   r_config_rsp_lines;         // number of lines not completed
645      sc_signal<size_t>   r_config_dir_way;           // DIR: selected way
646      sc_signal<bool>     r_config_dir_lock;          // DIR: locked entry
647      sc_signal<size_t>   r_config_dir_count;         // DIR: number of copies
648      sc_signal<bool>     r_config_dir_is_cnt;        // DIR: counter mode (broadcast)
649      sc_signal<size_t>   r_config_dir_copy_srcid;    // DIR: first copy SRCID
650      sc_signal<bool>     r_config_dir_copy_inst;     // DIR: first copy L1 type
651      sc_signal<size_t>   r_config_dir_ptr;           // DIR: index of next copy in HEAP
652      sc_signal<size_t>   r_config_heap_next;         // current pointer to scan HEAP
653      sc_signal<size_t>   r_config_trt_index;         // selected entry in TRT
654      sc_signal<size_t>   r_config_ivt_index;         // selected entry in IVT
655
656      // Buffer between CONFIG fsm and IXR_CMD fsm
657      sc_signal<bool>     r_config_to_ixr_cmd_req;    // valid request
658      sc_signal<size_t>   r_config_to_ixr_cmd_index;  // TRT index
659
660      // Buffer between CONFIG fsm and TGT_RSP fsm (send a done response to L1 cache)
661      sc_signal<bool>     r_config_to_tgt_rsp_req;    // valid request
662      sc_signal<bool>     r_config_to_tgt_rsp_error;  // error response
663      sc_signal<size_t>   r_config_to_tgt_rsp_srcid;  // Transaction srcid
664      sc_signal<size_t>   r_config_to_tgt_rsp_trdid;  // Transaction trdid
665      sc_signal<size_t>   r_config_to_tgt_rsp_pktid;  // Transaction pktid
666
667      // Buffer between CONFIG fsm and CC_SEND fsm (multi-inval / broadcast-inval)
668      sc_signal<bool>     r_config_to_cc_send_multi_req;    // multi-inval request
669      sc_signal<bool>     r_config_to_cc_send_brdcast_req;  // broadcast-inval request
670      sc_signal<addr_t>   r_config_to_cc_send_nline;        // line index
671      sc_signal<size_t>   r_config_to_cc_send_trdid;        // UPT index
672      GenericFifo<bool>   m_config_to_cc_send_inst_fifo;    // fifo for the L1 type
673      GenericFifo<size_t> m_config_to_cc_send_srcid_fifo;   // fifo for owners srcid
674
675      ///////////////////////////////////////////////////////
676      // Registers controlled by the READ fsm
677      ///////////////////////////////////////////////////////
678
679      sc_signal<int>      r_read_fsm;                 // FSM state
680      sc_signal<size_t>   r_read_copy;                // Srcid of the first copy
681      sc_signal<size_t>   r_read_copy_cache;          // Srcid of the first copy
682      sc_signal<bool>     r_read_copy_inst;           // Type of the first copy
683      sc_signal<tag_t>    r_read_tag;                 // cache line tag (in directory)
684      sc_signal<bool>     r_read_is_cnt;              // is_cnt bit (in directory)
685      sc_signal<bool>     r_read_lock;                // lock bit (in directory)
686      sc_signal<bool>     r_read_dirty;               // dirty bit (in directory)
687      sc_signal<size_t>   r_read_count;               // number of copies
688      sc_signal<size_t>   r_read_ptr;                 // pointer to the heap
689      sc_signal<data_t> * r_read_data;                // data (one cache line)
690      sc_signal<size_t>   r_read_way;                 // associative way (in cache)
691      sc_signal<size_t>   r_read_trt_index;           // Transaction Table index
692      sc_signal<size_t>   r_read_next_ptr;            // Next entry to point to
693      sc_signal<bool>     r_read_last_free;           // Last free entry
694      sc_signal<addr_t>   r_read_ll_key;              // LL key from llsc_global_table
695
696      // Buffer between READ fsm and IXR_CMD fsm
697      sc_signal<bool>     r_read_to_ixr_cmd_req;      // valid request
698      sc_signal<size_t>   r_read_to_ixr_cmd_index;    // TRT index
699
700      // Buffer between READ fsm and TGT_RSP fsm (send a hit read response to L1 cache)
701      sc_signal<bool>     r_read_to_tgt_rsp_req;      // valid request
702      sc_signal<size_t>   r_read_to_tgt_rsp_srcid;    // Transaction srcid
703      sc_signal<size_t>   r_read_to_tgt_rsp_trdid;    // Transaction trdid
704      sc_signal<size_t>   r_read_to_tgt_rsp_pktid;    // Transaction pktid
705      sc_signal<data_t> * r_read_to_tgt_rsp_data;     // data (one cache line)
706      sc_signal<size_t>   r_read_to_tgt_rsp_word;     // first word of the response
707      sc_signal<size_t>   r_read_to_tgt_rsp_length;   // length of the response
708      sc_signal<addr_t>   r_read_to_tgt_rsp_ll_key;   // LL key from llsc_global_table
709
710      ///////////////////////////////////////////////////////////////
711      // Registers controlled by the WRITE fsm
712      ///////////////////////////////////////////////////////////////
713
714      sc_signal<int>      r_write_fsm;                // FSM state
715      sc_signal<addr_t>   r_write_address;            // first word address
716      sc_signal<size_t>   r_write_word_index;         // first word index in line
717      sc_signal<size_t>   r_write_word_count;         // number of words in line
718      sc_signal<size_t>   r_write_srcid;              // transaction srcid
719      sc_signal<size_t>   r_write_trdid;              // transaction trdid
720      sc_signal<size_t>   r_write_pktid;              // transaction pktid
721      sc_signal<data_t> * r_write_data;               // data (one cache line)
722      sc_signal<be_t>   * r_write_be;                 // one byte enable per word
723      sc_signal<bool>     r_write_byte;               // (BE != 0X0) and (BE != 0xF)
724      sc_signal<bool>     r_write_is_cnt;             // is_cnt bit (in directory)
725      sc_signal<bool>     r_write_lock;               // lock bit (in directory)
726      sc_signal<tag_t>    r_write_tag;                // cache line tag (in directory)
727      sc_signal<size_t>   r_write_copy;               // first owner of the line
728      sc_signal<size_t>   r_write_copy_cache;         // first owner of the line
729      sc_signal<bool>     r_write_copy_inst;          // is this owner a ICache ?
730      sc_signal<size_t>   r_write_count;              // number of copies
731      sc_signal<size_t>   r_write_ptr;                // pointer to the heap
732      sc_signal<size_t>   r_write_next_ptr;           // next pointer to the heap
733      sc_signal<bool>     r_write_to_dec;             // need to decrement update counter
734      sc_signal<size_t>   r_write_way;                // way of the line
735      sc_signal<size_t>   r_write_trt_index;          // index in Transaction Table
736      sc_signal<size_t>   r_write_upt_index;          // index in Update Table
737      sc_signal<bool>     r_write_sc_fail;            // sc command failed
738      sc_signal<data_t>   r_write_sc_key;             // sc command key
739      sc_signal<bool>     r_write_bc_data_we;         // Write enable for data buffer
740
741      // Buffer between WRITE fsm and TGT_RSP fsm (acknowledge a write command from L1)
742      sc_signal<bool>     r_write_to_tgt_rsp_req;     // valid request
743      sc_signal<size_t>   r_write_to_tgt_rsp_srcid;   // transaction srcid
744      sc_signal<size_t>   r_write_to_tgt_rsp_trdid;   // transaction trdid
745      sc_signal<size_t>   r_write_to_tgt_rsp_pktid;   // transaction pktid
746      sc_signal<bool>     r_write_to_tgt_rsp_sc_fail; // sc command failed
747
748      // Buffer between WRITE fsm and IXR_CMD fsm
749      sc_signal<bool>     r_write_to_ixr_cmd_req;     // valid request
750      sc_signal<size_t>   r_write_to_ixr_cmd_index;   // TRT index
751
752      // Buffer between WRITE fsm and CC_SEND fsm (Update/Invalidate L1 caches)
753      sc_signal<bool>     r_write_to_cc_send_multi_req;     // valid multicast request
754      sc_signal<bool>     r_write_to_cc_send_brdcast_req;   // valid brdcast request
755      sc_signal<addr_t>   r_write_to_cc_send_nline;         // cache line index
756      sc_signal<size_t>   r_write_to_cc_send_trdid;         // index in Update Table
757      sc_signal<data_t> * r_write_to_cc_send_data;          // data (one cache line)
758      sc_signal<be_t>   * r_write_to_cc_send_be;            // word enable
759      sc_signal<size_t>   r_write_to_cc_send_count;         // number of words in line
760      sc_signal<size_t>   r_write_to_cc_send_index;         // index of first word in line
761      GenericFifo<bool>   m_write_to_cc_send_inst_fifo;     // fifo for the L1 type
762      GenericFifo<size_t> m_write_to_cc_send_srcid_fifo;    // fifo for srcids
763
764      // Buffer between WRITE fsm and MULTI_ACK fsm (Decrement UPT entry)
765      sc_signal<bool>     r_write_to_multi_ack_req;       // valid request
766      sc_signal<size_t>   r_write_to_multi_ack_upt_index; // index in update table
767
768      /////////////////////////////////////////////////////////
769      // Registers controlled by MULTI_ACK fsm
770      //////////////////////////////////////////////////////////
771
772      sc_signal<int>      r_multi_ack_fsm;       // FSM state
773      sc_signal<size_t>   r_multi_ack_upt_index; // index in the Update Table
774      sc_signal<size_t>   r_multi_ack_srcid;     // pending write srcid
775      sc_signal<size_t>   r_multi_ack_trdid;     // pending write trdid
776      sc_signal<size_t>   r_multi_ack_pktid;     // pending write pktid
777      sc_signal<addr_t>   r_multi_ack_nline;     // pending write nline
778
779      // Buffer between MULTI_ACK fsm and TGT_RSP fsm (complete write/update transaction)
780      sc_signal<bool>     r_multi_ack_to_tgt_rsp_req;   // valid request
781      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_srcid; // Transaction srcid
782      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_trdid; // Transaction trdid
783      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_pktid; // Transaction pktid
784
785      ///////////////////////////////////////////////////////
786      // Registers controlled by CLEANUP fsm
787      ///////////////////////////////////////////////////////
788
789      sc_signal<int>      r_cleanup_fsm;           // FSM state
790      sc_signal<size_t>   r_cleanup_srcid;         // transaction srcid
791      sc_signal<bool>     r_cleanup_inst;          // Instruction or Data ?
792      sc_signal<size_t>   r_cleanup_way_index;     // L1 Cache Way index
793      sc_signal<addr_t>   r_cleanup_nline;         // cache line index
794
795
796      sc_signal<copy_t>   r_cleanup_copy;          // first copy
797      sc_signal<copy_t>   r_cleanup_copy_cache;    // first copy
798      sc_signal<size_t>   r_cleanup_copy_inst;     // type of the first copy
799      sc_signal<copy_t>   r_cleanup_count;         // number of copies
800      sc_signal<size_t>   r_cleanup_ptr;           // pointer to the heap
801      sc_signal<size_t>   r_cleanup_prev_ptr;      // previous pointer to the heap
802      sc_signal<size_t>   r_cleanup_prev_srcid;    // srcid of previous heap entry
803      sc_signal<size_t>   r_cleanup_prev_cache_id; // srcid of previous heap entry
804      sc_signal<bool>     r_cleanup_prev_inst;     // inst bit of previous heap entry
805      sc_signal<size_t>   r_cleanup_next_ptr;      // next pointer to the heap
806      sc_signal<tag_t>    r_cleanup_tag;           // cache line tag (in directory)
807      sc_signal<bool>     r_cleanup_is_cnt;        // inst bit (in directory)
808      sc_signal<bool>     r_cleanup_lock;          // lock bit (in directory)
809      sc_signal<bool>     r_cleanup_dirty;         // dirty bit (in directory)
810      sc_signal<size_t>   r_cleanup_way;           // associative way (in cache)
811
812      sc_signal<size_t>   r_cleanup_write_srcid;   // srcid of write rsp
813      sc_signal<size_t>   r_cleanup_write_trdid;   // trdid of write rsp
814      sc_signal<size_t>   r_cleanup_write_pktid;   // pktid of write rsp
815
816      sc_signal<bool>     r_cleanup_need_rsp;      // write response required
817      sc_signal<bool>     r_cleanup_need_ack;      // config acknowledge required
818
819      sc_signal<size_t>   r_cleanup_index;         // index of the INVAL line (in the UPT)
820
821      // Buffer between CLEANUP fsm and TGT_RSP fsm (acknowledge a write command from L1)
822      sc_signal<bool>     r_cleanup_to_tgt_rsp_req;   // valid request
823      sc_signal<size_t>   r_cleanup_to_tgt_rsp_srcid; // transaction srcid
824      sc_signal<size_t>   r_cleanup_to_tgt_rsp_trdid; // transaction trdid
825      sc_signal<size_t>   r_cleanup_to_tgt_rsp_pktid; // transaction pktid
826
827      ///////////////////////////////////////////////////////
828      // Registers controlled by CAS fsm
829      ///////////////////////////////////////////////////////
830
831      sc_signal<int>      r_cas_fsm;              // FSM state
832      sc_signal<data_t>   r_cas_wdata;            // write data word
833      sc_signal<data_t> * r_cas_rdata;            // read data word
834      sc_signal<uint32_t> r_cas_lfsr;             // lfsr for random introducing
835      sc_signal<size_t>   r_cas_cpt;              // size of command
836      sc_signal<copy_t>   r_cas_copy;             // Srcid of the first copy
837      sc_signal<copy_t>   r_cas_copy_cache;       // Srcid of the first copy
838      sc_signal<bool>     r_cas_copy_inst;        // Type of the first copy
839      sc_signal<size_t>   r_cas_count;            // number of copies
840      sc_signal<size_t>   r_cas_ptr;              // pointer to the heap
841      sc_signal<size_t>   r_cas_next_ptr;         // next pointer to the heap
842      sc_signal<bool>     r_cas_is_cnt;           // is_cnt bit (in directory)
843      sc_signal<bool>     r_cas_dirty;            // dirty bit (in directory)
844      sc_signal<size_t>   r_cas_way;              // way in directory
845      sc_signal<size_t>   r_cas_set;              // set in directory
846      sc_signal<data_t>   r_cas_tag;              // cache line tag (in directory)
847      sc_signal<size_t>   r_cas_trt_index;        // Transaction Table index
848      sc_signal<size_t>   r_cas_upt_index;        // Update Table index
849      sc_signal<data_t> * r_cas_data;             // cache line data
850
851      // Buffer between CAS fsm and IXR_CMD fsm
852      sc_signal<bool>     r_cas_to_ixr_cmd_req;   // valid request
853      sc_signal<size_t>   r_cas_to_ixr_cmd_index; // TRT index
854
855      // Buffer between CAS fsm and TGT_RSP fsm
856      sc_signal<bool>     r_cas_to_tgt_rsp_req;   // valid request
857      sc_signal<data_t>   r_cas_to_tgt_rsp_data;  // read data word
858      sc_signal<size_t>   r_cas_to_tgt_rsp_srcid; // Transaction srcid
859      sc_signal<size_t>   r_cas_to_tgt_rsp_trdid; // Transaction trdid
860      sc_signal<size_t>   r_cas_to_tgt_rsp_pktid; // Transaction pktid
861
862      // Buffer between CAS fsm and CC_SEND fsm (Update/Invalidate L1 caches)
863      sc_signal<bool>     r_cas_to_cc_send_multi_req;     // valid request
864      sc_signal<bool>     r_cas_to_cc_send_brdcast_req;   // brdcast request
865      sc_signal<addr_t>   r_cas_to_cc_send_nline;         // cache line index
866      sc_signal<size_t>   r_cas_to_cc_send_trdid;         // index in Update Table
867      sc_signal<data_t>   r_cas_to_cc_send_wdata;         // data (one word)
868      sc_signal<bool>     r_cas_to_cc_send_is_long;       // it is a 64 bits CAS
869      sc_signal<data_t>   r_cas_to_cc_send_wdata_high;    // data high (one word)
870      sc_signal<size_t>   r_cas_to_cc_send_index;         // index of the word in line
871      GenericFifo<bool>   m_cas_to_cc_send_inst_fifo;     // fifo for the L1 type
872      GenericFifo<size_t> m_cas_to_cc_send_srcid_fifo;    // fifo for srcids
873
874      ////////////////////////////////////////////////////
875      // Registers controlled by the IXR_RSP fsm
876      ////////////////////////////////////////////////////
877
878      sc_signal<int>      r_ixr_rsp_fsm;                // FSM state
879      sc_signal<size_t>   r_ixr_rsp_trt_index;          // TRT entry index
880      sc_signal<size_t>   r_ixr_rsp_cpt;                // word counter
881
882      // Buffer between IXR_RSP fsm and CONFIG fsm  (response from the XRAM)
883      sc_signal<bool>     r_ixr_rsp_to_config_ack;      // one single bit   
884
885      // Buffer between IXR_RSP fsm and XRAM_RSP fsm  (response from the XRAM)
886      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_rok;    // one bit per TRT entry
887
888      ////////////////////////////////////////////////////
889      // Registers controlled by the XRAM_RSP fsm
890      ////////////////////////////////////////////////////
891
892      sc_signal<int>      r_xram_rsp_fsm;               // FSM state
893      sc_signal<size_t>   r_xram_rsp_trt_index;         // TRT entry index
894      TransactionTabEntry r_xram_rsp_trt_buf;           // TRT entry local buffer
895      sc_signal<bool>     r_xram_rsp_victim_inval;      // victim line invalidate
896      sc_signal<bool>     r_xram_rsp_victim_is_cnt;     // victim line inst bit
897      sc_signal<bool>     r_xram_rsp_victim_dirty;      // victim line dirty bit
898      sc_signal<size_t>   r_xram_rsp_victim_way;        // victim line way
899      sc_signal<size_t>   r_xram_rsp_victim_set;        // victim line set
900      sc_signal<addr_t>   r_xram_rsp_victim_nline;      // victim line index
901      sc_signal<copy_t>   r_xram_rsp_victim_copy;       // victim line first copy
902      sc_signal<copy_t>   r_xram_rsp_victim_copy_cache; // victim line first copy
903      sc_signal<bool>     r_xram_rsp_victim_copy_inst;  // victim line type of first copy
904      sc_signal<size_t>   r_xram_rsp_victim_count;      // victim line number of copies
905      sc_signal<size_t>   r_xram_rsp_victim_ptr;        // victim line pointer to the heap
906      sc_signal<data_t> * r_xram_rsp_victim_data;       // victim line data
907      sc_signal<size_t>   r_xram_rsp_ivt_index;         // IVT entry index
908      sc_signal<size_t>   r_xram_rsp_next_ptr;          // Next pointer to the heap
909      sc_signal<bool>     r_xram_rsp_rerror_irq;        // WRITE MISS rerror irq
910      sc_signal<bool>     r_xram_rsp_rerror_irq_enable; // WRITE MISS rerror irq enable
911      sc_signal<addr_t>   r_xram_rsp_rerror_address;    // WRITE MISS rerror address
912      sc_signal<size_t>   r_xram_rsp_rerror_rsrcid;     // WRITE MISS rerror srcid
913
914      // Buffer between XRAM_RSP fsm and TGT_RSP fsm  (response to L1 cache)
915      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_req;    // Valid request
916      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_srcid;  // Transaction srcid
917      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_trdid;  // Transaction trdid
918      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_pktid;  // Transaction pktid
919      sc_signal<data_t> * r_xram_rsp_to_tgt_rsp_data;   // data (one cache line)
920      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_word;   // first word index
921      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_length; // length of the response
922      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_rerror; // send error to requester
923      sc_signal<addr_t>   r_xram_rsp_to_tgt_rsp_ll_key; // LL key from llsc_global_table
924
925      // Buffer between XRAM_RSP fsm and CC_SEND fsm (Inval L1 Caches)
926      sc_signal<bool>     r_xram_rsp_to_cc_send_multi_req;     // Valid request
927      sc_signal<bool>     r_xram_rsp_to_cc_send_brdcast_req;   // Broadcast request
928      sc_signal<addr_t>   r_xram_rsp_to_cc_send_nline;         // cache line index;
929      sc_signal<size_t>   r_xram_rsp_to_cc_send_trdid;         // index of UPT entry
930      GenericFifo<bool>   m_xram_rsp_to_cc_send_inst_fifo;     // fifo for the L1 type
931      GenericFifo<size_t> m_xram_rsp_to_cc_send_srcid_fifo;    // fifo for srcids
932
933      // Buffer between XRAM_RSP fsm and IXR_CMD fsm
934      sc_signal<bool>     r_xram_rsp_to_ixr_cmd_req;   // Valid request
935      sc_signal<size_t>   r_xram_rsp_to_ixr_cmd_index; // TRT index
936
937      ////////////////////////////////////////////////////
938      // Registers controlled by the IXR_CMD fsm
939      ////////////////////////////////////////////////////
940
941      sc_signal<int>      r_ixr_cmd_fsm;
942      sc_signal<size_t>   r_ixr_cmd_word;              // word index for a put
943      sc_signal<size_t>   r_ixr_cmd_trdid;             // TRT index value     
944      sc_signal<addr_t>   r_ixr_cmd_address;           // address to XRAM
945      sc_signal<data_t> * r_ixr_cmd_wdata;             // cache line buffer
946      sc_signal<bool>     r_ixr_cmd_get;               // transaction type (PUT/GET)
947
948      ////////////////////////////////////////////////////
949      // Registers controlled by TGT_RSP fsm
950      ////////////////////////////////////////////////////
951
952      sc_signal<int>      r_tgt_rsp_fsm;
953      sc_signal<size_t>   r_tgt_rsp_cpt;
954      sc_signal<bool>     r_tgt_rsp_key_sent;
955
956      ////////////////////////////////////////////////////
957      // Registers controlled by CC_SEND fsm
958      ////////////////////////////////////////////////////
959
960      sc_signal<int>      r_cc_send_fsm;
961      sc_signal<size_t>   r_cc_send_cpt;
962      sc_signal<bool>     r_cc_send_inst;
963
964      ////////////////////////////////////////////////////
965      // Registers controlled by CC_RECEIVE fsm
966      ////////////////////////////////////////////////////
967
968      sc_signal<int>      r_cc_receive_fsm;
969
970      ////////////////////////////////////////////////////
971      // Registers controlled by ALLOC_DIR fsm
972      ////////////////////////////////////////////////////
973
974      sc_signal<int>      r_alloc_dir_fsm;
975      sc_signal<int>      r_alloc_dir_last;
976      sc_signal<unsigned> r_alloc_dir_reset_cpt;
977
978      ////////////////////////////////////////////////////
979      // Registers controlled by ALLOC_TRT fsm
980      ////////////////////////////////////////////////////
981
982      sc_signal<int>      r_alloc_trt_fsm;
983      sc_signal<int>      r_alloc_trt_last;
984
985      ////////////////////////////////////////////////////
986      // Registers controlled by ALLOC_UPT fsm
987      ////////////////////////////////////////////////////
988
989      sc_signal<int>      r_alloc_upt_fsm;
990
991      ////////////////////////////////////////////////////
992      // Registers controlled by ALLOC_IVT fsm
993      ////////////////////////////////////////////////////
994
995      sc_signal<int>      r_alloc_ivt_fsm;
996
997      ////////////////////////////////////////////////////
998      // Registers controlled by ALLOC_HEAP fsm
999      ////////////////////////////////////////////////////
1000
1001      sc_signal<int>      r_alloc_heap_fsm;
1002      sc_signal<unsigned> r_alloc_heap_reset_cpt;
1003    }; // end class VciMemCache
1004
1005}}
1006
1007#endif
1008
1009// Local Variables:
1010// tab-width: 2
1011// c-basic-offset: 2
1012// c-file-offsets:((innamespace . 0)(inline-open . 0))
1013// indent-tabs-mode: nil
1014// End:
1015
1016// vim: filetype=cpp:expandtab:shiftwidth=2:tabstop=2:softtabstop=2
1017
Note: See TracBrowser for help on using the repository browser.