Changeset 541 for branches/ODCCP


Ignore:
Timestamp:
Oct 3, 2013, 4:34:55 PM (9 years ago)
Author:
devigne
Message:

cosmetic : deleting debug

Location:
branches/ODCCP/modules
Files:
2 edited

Legend:

Unmodified
Added
Removed
  • branches/ODCCP/modules/vci_cc_vcache_wrapper/caba/source/src/vci_cc_vcache_wrapper.cpp

    r494 r541  
    3636#define DEBUG_CLEANUP             1
    3737#define INSTRUMENTATION       1
    38 #define FETCH_ON_WRITE_ENABLE 1
     38#define FETCH_ON_WRITE_ENABLE 0
    3939#define DEBUG_CMD                 0
    4040
     
    596596    float run_cycles = (float)(m_cpt_total_cycles - m_cpt_frz_cycles);
    597597    std::cout << name() << std::endl
    598         << "- CPI                     = " << (float)m_cpt_total_cycles/run_cycles << std::endl
    599         << "- READ RATE               = " << (float)m_cpt_data_read/run_cycles << std::endl
     598        << "- CPI                     = " << (float)m_cpt_total_cycles/run_cycles << std::endl;
     599        /*<< "- READ RATE               = " << (float)m_cpt_data_read/run_cycles << std::endl
    600600        << "- WRITE RATE              = " << (float)m_cpt_data_write/run_cycles << std::endl
    601601        << "- IMISS_RATE              = " << (float)m_cpt_ins_miss/m_cpt_ins_read << std::endl
     
    643643        << "- WRITE LENGTH            = " << (float)m_length_write_transaction/m_cpt_write_transaction << std::endl
    644644        << "- ITLB MISS TRANSACTION   = " << (float)m_cost_itlbmiss_transaction/m_cpt_itlbmiss_transaction << std::endl
    645         << "- DTLB MISS TRANSACTION   = " << (float)m_cost_dtlbmiss_transaction/m_cpt_dtlbmiss_transaction << std::endl;
     645        << "- DTLB MISS TRANSACTION   = " << (float)m_cost_dtlbmiss_transaction/m_cpt_dtlbmiss_transaction << std::endl;*/
    646646}
    647 /*
     647
    648648////////////////////////
    649649tmpl(void)::clear_stats()
     
    660660
    661661    m_cpt_frz_cycles        = 0;
    662     m_cpt_dcache_frz_cycles = 0;
     662    //m_cpt_dcache_frz_cycles = 0;
    663663    m_cpt_total_cycles      = 0;
    664664
    665     m_cpt_read         = 0;
    666     m_cpt_write        = 0;
     665    //m_cpt_read         = 0;
     666    //m_cpt_write        = 0;
    667667    m_cpt_data_miss    = 0;
    668668    m_cpt_ins_miss     = 0;
     
    728728    m_cost_dtlb_sc_dirty_transaction = 0;
    729729
    730     m_cpt_cc_update_data = 0;
    731     m_cpt_cc_inval_ins   = 0;
    732     m_cpt_cc_inval_data  = 0;
     730    //m_cpt_cc_update_data = 0;
     731    //m_cpt_cc_inval_ins   = 0;
     732    //m_cpt_cc_inval_data  = 0;
    733733    m_cpt_cc_broadcast   = 0;
    734734
     
    742742}
    743743
    744 */
     744
    745745
    746746/////////////////////////
     
    11711171
    11721172            // We register processor request
    1173             ///*ODCCP*/ std::cout << "DEBUG IREQ.ADDR = " << std::hex << m_ireq.addr << std::dec << " | on " << name() << std::endl;
    11741173            r_icache_vaddr_save = m_ireq.addr;
    11751174
     
    16321631            r_icache_miss_way     = way;
    16331632            r_icache_miss_set     = set;
    1634 
     1633       
    16351634            if ( cleanup )
    16361635            {
     
    19241923        paddr_t  paddr = r_cc_receive_icache_nline.read() * m_icache_words * 4;
    19251924        paddr_t  mask  = ~((m_icache_words<<2)-1);
     1925       
     1926#if DEBUG_DCACHE
     1927if ( m_debug_activated )
     1928{
     1929    std::cout << "  <PROC " << name()
     1930              << std::hex
     1931              << " ICACHE_CC_CHECK> paddr = " << paddr
     1932              << " r_icache_vci_paddr = " << r_icache_vci_paddr.read()
     1933              << " mask = " << mask
     1934              << " (r_icache_fsm_save == ICACHE_MISS_WAIT) = "
     1935              << (r_icache_fsm_save == ICACHE_MISS_WAIT)
     1936              << " (r_icache_fsm_save == ICACHE_MISS_DIR_UPDT) = "
     1937              << (r_icache_fsm_save == ICACHE_MISS_DIR_UPDT)
     1938              << " ((r_icache_vci_paddr.read() & mask) == (paddr & mask)) = "
     1939              << ((r_icache_vci_paddr.read() & mask) == (paddr & mask))
     1940              << std::dec
     1941              << std::endl;
     1942}
     1943#endif
    19261944
    19271945        // CLACK handler
     
    20702088
    20712089        // Switch slot state to ZOMBI and send CLEANUP command
    2072         r_icache.write_dir( 0,
    2073                             r_icache_cc_way.read(),
     2090        r_icache.write_dir( r_icache_cc_way.read(),
    20742091                            r_icache_cc_set.read(),
    20752092                            CACHE_SLOT_STATE_ZOMBI );
     
    40134030                              &word);
    40144031
    4015         /*if (m_proc_id == 1) { std::cout << "rdata XTN_FLUSH_DATA = " << std::hex << rdata << std::dec << " | at cycle = " << m_cpt_total_cycles << std::endl; }
    4016         if (m_proc_id == 1) { r_cc_send_data_fifo.print(); }*/
    4017 
    40184032        if(r_cc_send_data_fifo.wok())
    40194033        {
     
    42814295                              &word);
    42824296
    4283         /*if (m_proc_id == 1) { std::cout << "rdata XTN_INVAL_DATA = " << std::hex << rdata << std::dec << " | at cycle = " << m_cpt_total_cycles << std::endl; }
    4284         if (m_proc_id == 1) { r_cc_send_data_fifo.print(); }*/
    4285 
    42864297        if(r_cc_send_data_fifo.wok())
    42874298        {
     
    44724483                              &set,
    44734484                              &word);
    4474 
    4475         /*if (m_proc_id == 1) { std::cout << "rdata MISS_DATA = " << std::hex << rdata << std::dec << " | at cycle = " << m_cpt_total_cycles << std::endl; }
    4476         if (m_proc_id == 1) { r_cc_send_data_fifo.print(); }*/
    44774485
    44784486        if(r_cc_send_data_fifo.wok())
     
    53555363                              &word);
    53565364       
    5357         /*if (m_proc_id == 1) { std::cout << "rdata CC_INVAL_DATA = " << std::hex << rdata << std::dec << " | at cycle = " << m_cpt_total_cycles << std::endl; }
    5358         if (m_proc_id == 1) { r_cc_send_data_fifo.print(); }*/
    5359        
    53605365        if(r_cc_send_data_fifo.wok())
    53615366        {
  • branches/ODCCP/modules/vci_mem_cache/caba/source/src/vci_mem_cache.cpp

    r494 r541  
    5656#define RANDOMIZE_CAS        1
    5757
    58 #define ODCCP_NON_INCLUSIVE  1
     58#define ODCCP_NON_INCLUSIVE  0
    5959
    6060
     
    40024002      if(p_vci_ixr.cmdack.read())
    40034003      {
    4004         /*ODCCP*/ //std::cout << "IXR_CMD_CLEANUP_DATA_SEND STATE at cycle : " << std::dec << m_cpt_cycles << std::endl;
    40054004        if(r_ixr_cmd_word.read() == (m_words - 2))
    40064005        {
    4007           /*ODCCP*/ //std::cout << "IXR_CMD_CLEANUP_DATA_SEND GO TO IXR_CMD_CLEANUP_IDLE" << std::endl;
    40084006          r_ixr_cmd_fsm = IXR_CMD_CLEANUP_IDLE;
    40094007          r_cleanup_to_ixr_cmd_req = false;
Note: See TracChangeset for help on using the changeset viewer.