source: branches/RWT/modules/vci_mem_cache/caba/source/include/vci_mem_cache.h @ 604

Last change on this file since 604 was 604, checked in by devigne, 9 years ago

Merge with the latest trunk (concurrent access to a register CONFIG_FSM)
Modification processing software invalidations to memcache level.

When a software memcache invalidation, it does not write the dirty data in the
XRAM (and therefore does not reserve space in the TRT). This poses a problem
when processing CLEANUP_DATA on a line NCC because CLEANUP_FSM expects to find
a placeholder in the TRT.

To overcome this problem, the flit DSPIN a multi-inval now contains a bit to
indicate that the invalidation from a control configuration (software
invalidation level memcache).

At the reception of this message invalidation in the L1 cache, it retrieves the
value of the field DSPIN IS_CONFIG. When processing invalidation (
DCACHE_CC_INVAL ), the value of this field is checked. Two scenarios are
possible:

  • 1st case : The INVAL concerns a line NCC but not from a software invalidation (IS_CONFIG = 0), the CLEANUP sent then follows the classical treatment of invalidation of a line NCC (sends a CLEANUP_NCC with or without data).
  • 2nd case : The INVAL provides a line NCC from a software invalidation (IS_CONFIG = 1) : same treatment as was CLEANUP line CC.

Thus in the case of interest (software invalidation on a line NCC), the CLEANUP
received by the memcache will be treated as one line CC.

File size: 52.0 KB
Line 
1/* -*- c++ -*-
2 * File         : vci_mem_cache.h
3 * Date         : 26/10/2008
4 * Copyright    : UPMC / LIP6
5 * Authors      : Alain Greiner / Eric Guthmuller
6 *
7 * SOCLIB_LGPL_HEADER_BEGIN
8 *
9 * This file is part of SoCLib, GNU LGPLv2.1.
10 *
11 * SoCLib is free software; you can redistribute it and/or modify it
12 * under the terms of the GNU Lesser General Public License as published
13 * by the Free Software Foundation; version 2.1 of the License.
14 *
15 * SoCLib is distributed in the hope that it will be useful, but
16 * WITHOUT ANY WARRANTY; without even the implied warranty of
17 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
18 * Lesser General Public License for more details.
19 *
20 * You should have received a copy of the GNU Lesser General Public
21 * License along with SoCLib; if not, write to the Free Software
22 * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
23 * 02110-1301 USA
24 *
25 * SOCLIB_LGPL_HEADER_END
26 *
27 * Maintainers: alain.greiner@lip6.fr
28 *              eric.guthmuller@polytechnique.edu
29 *              cesar.fuguet-tortolero@lip6.fr
30 *              alexandre.joannou@lip6.fr
31 */
32
33#ifndef SOCLIB_CABA_MEM_CACHE_H
34#define SOCLIB_CABA_MEM_CACHE_H
35
36#include <inttypes.h>
37#include <systemc>
38#include <list>
39#include <cassert>
40#include "arithmetics.h"
41#include "alloc_elems.h"
42#include "caba_base_module.h"
43#include "vci_target.h"
44#include "vci_initiator.h"
45#include "generic_fifo.h"
46#include "mapping_table.h"
47#include "int_tab.h"
48#include "generic_llsc_global_table.h"
49#include "mem_cache_directory.h"
50#include "xram_transaction.h"
51#include "update_tab.h"
52#include "dspin_interface.h"
53#include "dspin_dhccp_param.h"
54
55#define TRT_ENTRIES      4      // Number of entries in TRT
56#define UPT_ENTRIES      4      // Number of entries in UPT
57#define IVT_ENTRIES      4      // Number of entries in IVT
58#define HEAP_ENTRIES     1024   // Number of entries in HEAP
59
60namespace soclib {  namespace caba {
61
62  using namespace sc_core;
63
64  template<typename vci_param_int, 
65           typename vci_param_ext,
66           size_t   dspin_in_width,
67           size_t   dspin_out_width>
68    class VciMemCache
69    : public soclib::caba::BaseModule
70    {
71      typedef typename vci_param_int::fast_addr_t  addr_t;
72      typedef typename sc_dt::sc_uint<64>          wide_data_t;
73      typedef uint32_t                             data_t;
74      typedef uint32_t                             tag_t;
75      typedef uint32_t                             be_t;
76      typedef uint32_t                             copy_t;
77
78      /* States of the TGT_CMD fsm */
79      enum tgt_cmd_fsm_state_e
80      {
81        TGT_CMD_IDLE,
82        TGT_CMD_READ,
83        TGT_CMD_WRITE,
84        TGT_CMD_CAS,
85        TGT_CMD_ERROR,
86        TGT_CMD_CONFIG
87      };
88
89      /* States of the TGT_RSP fsm */
90      enum tgt_rsp_fsm_state_e
91      {
92        TGT_RSP_READ_IDLE,
93        TGT_RSP_WRITE_IDLE,
94        TGT_RSP_CAS_IDLE,
95        TGT_RSP_XRAM_IDLE,
96        TGT_RSP_MULTI_ACK_IDLE,
97        TGT_RSP_CLEANUP_IDLE,
98        TGT_RSP_CONFIG_IDLE,
99        TGT_RSP_TGT_CMD_IDLE,
100        TGT_RSP_READ,
101        TGT_RSP_WRITE,
102        TGT_RSP_CAS,
103        TGT_RSP_XRAM,
104        TGT_RSP_MULTI_ACK,
105        TGT_RSP_CLEANUP,
106        TGT_RSP_CONFIG,
107        TGT_RSP_TGT_CMD
108      };
109
110      /* States of the DSPIN_TGT fsm */
111      enum cc_receive_fsm_state_e
112      {
113        CC_RECEIVE_IDLE,
114        CC_RECEIVE_CLEANUP,
115        CC_RECEIVE_CLEANUP_EOP,
116        CC_RECEIVE_MULTI_ACK
117      };
118
119      /* States of the CC_SEND fsm */
120      enum cc_send_fsm_state_e
121      {
122        CC_SEND_XRAM_RSP_IDLE,
123        CC_SEND_WRITE_IDLE,
124        CC_SEND_CAS_IDLE,
125        CC_SEND_CONFIG_IDLE,
126        CC_SEND_XRAM_RSP_BRDCAST_HEADER,
127        CC_SEND_XRAM_RSP_BRDCAST_NLINE,
128        CC_SEND_XRAM_RSP_INVAL_HEADER,
129        CC_SEND_XRAM_RSP_INVAL_NLINE,
130        CC_SEND_READ_NCC_INVAL_HEADER,
131        CC_SEND_READ_NCC_INVAL_NLINE,
132        CC_SEND_WRITE_NCC_INVAL_HEADER,
133        CC_SEND_WRITE_NCC_INVAL_NLINE,
134        CC_SEND_WRITE_BRDCAST_HEADER,
135        CC_SEND_WRITE_BRDCAST_NLINE,
136        CC_SEND_WRITE_UPDT_HEADER,
137        CC_SEND_WRITE_UPDT_NLINE,
138        CC_SEND_WRITE_UPDT_DATA,
139        CC_SEND_CAS_BRDCAST_HEADER,
140        CC_SEND_CAS_BRDCAST_NLINE,
141        CC_SEND_CAS_UPDT_HEADER,
142        CC_SEND_CAS_UPDT_NLINE,
143        CC_SEND_CAS_UPDT_DATA,
144        CC_SEND_CAS_UPDT_DATA_HIGH,
145        CC_SEND_CONFIG_INVAL_HEADER,
146        CC_SEND_CONFIG_INVAL_NLINE,
147        CC_SEND_CONFIG_BRDCAST_HEADER,
148        CC_SEND_CONFIG_BRDCAST_NLINE
149      };
150
151      /* States of the MULTI_ACK fsm */
152      enum multi_ack_fsm_state_e
153      {
154        MULTI_ACK_IDLE,
155        MULTI_ACK_UPT_LOCK,
156        MULTI_ACK_UPT_CLEAR,
157        MULTI_ACK_WRITE_RSP
158      };
159
160      /* States of the CONFIG fsm */
161      enum config_fsm_state_e
162      {
163        CONFIG_IDLE,
164        CONFIG_LOOP,
165        CONFIG_WAIT,
166        CONFIG_RSP,
167        CONFIG_DIR_REQ,
168        CONFIG_DIR_ACCESS,
169        CONFIG_IVT_LOCK,
170        CONFIG_BC_SEND,
171        CONFIG_INVAL_SEND,
172        CONFIG_HEAP_REQ,
173        CONFIG_HEAP_SCAN,
174        CONFIG_HEAP_LAST,
175        CONFIG_TRT_LOCK,
176        CONFIG_TRT_SET,
177        CONFIG_PUT_REQ
178      };
179
180      /* States of the READ fsm */
181      enum read_fsm_state_e
182      {
183        READ_IDLE,
184        READ_DIR_REQ,
185        READ_DIR_LOCK,
186        READ_IVT_LOCK,
187        READ_WAIT,
188        READ_DIR_HIT,
189        READ_HEAP_REQ,
190        READ_HEAP_LOCK,
191        READ_HEAP_WRITE,
192        READ_HEAP_ERASE,
193        READ_HEAP_LAST,
194        READ_RSP,
195        READ_TRT_LOCK,
196        READ_TRT_SET,
197        READ_TRT_REQ
198      };
199
200      /* States of the WRITE fsm */
201      enum write_fsm_state_e
202      {
203        WRITE_IDLE,
204        WRITE_NEXT,
205        WRITE_DIR_REQ,
206        WRITE_DIR_LOCK,
207        WRITE_IVT_LOCK_HIT_WB,
208        WRITE_DIR_HIT,
209        WRITE_UPT_LOCK,
210        WRITE_UPT_HEAP_LOCK,
211        WRITE_UPT_REQ,
212        WRITE_UPT_NEXT,
213        WRITE_UPT_DEC,
214        WRITE_RSP,
215        WRITE_MISS_IVT_LOCK,
216        WRITE_MISS_TRT_LOCK,
217        WRITE_MISS_TRT_DATA,
218        WRITE_MISS_TRT_SET,
219        WRITE_MISS_XRAM_REQ,
220        WRITE_BC_DIR_READ,
221        WRITE_BC_TRT_LOCK,
222        WRITE_BC_IVT_LOCK,
223        WRITE_BC_DIR_INVAL,
224        WRITE_BC_CC_SEND,
225        WRITE_BC_XRAM_REQ,
226        WRITE_WAIT
227      };
228
229      /* States of the IXR_RSP fsm */
230      enum ixr_rsp_fsm_state_e
231      {
232        IXR_RSP_IDLE,
233        IXR_RSP_ACK,
234        IXR_RSP_TRT_ERASE,
235        IXR_RSP_TRT_READ
236      };
237
238      /* States of the XRAM_RSP fsm */
239      enum xram_rsp_fsm_state_e
240      {
241        XRAM_RSP_IDLE,
242        XRAM_RSP_TRT_COPY,
243        XRAM_RSP_TRT_DIRTY,
244        XRAM_RSP_DIR_LOCK,
245        XRAM_RSP_DIR_UPDT,
246        XRAM_RSP_DIR_RSP,
247        XRAM_RSP_IVT_LOCK,
248        XRAM_RSP_INVAL_WAIT,
249        XRAM_RSP_INVAL,
250        XRAM_RSP_WRITE_DIRTY,
251        XRAM_RSP_HEAP_REQ,
252        XRAM_RSP_HEAP_ERASE,
253        XRAM_RSP_HEAP_LAST,
254        XRAM_RSP_ERROR_ERASE,
255        XRAM_RSP_ERROR_RSP
256      };
257
258      /* States of the IXR_CMD fsm */
259      enum ixr_cmd_fsm_state_e
260      {
261        IXR_CMD_READ_IDLE,
262        IXR_CMD_WRITE_IDLE,
263        IXR_CMD_CAS_IDLE,
264        IXR_CMD_XRAM_IDLE,
265        IXR_CMD_CLEANUP_IDLE,
266        IXR_CMD_CONFIG_IDLE,
267        IXR_CMD_READ_TRT,
268        IXR_CMD_WRITE_TRT,
269        IXR_CMD_CAS_TRT,
270        IXR_CMD_XRAM_TRT,
271        IXR_CMD_CLEANUP_TRT,
272        IXR_CMD_CONFIG_TRT,
273        IXR_CMD_READ_SEND,
274        IXR_CMD_WRITE_SEND,
275        IXR_CMD_CAS_SEND,
276        IXR_CMD_XRAM_SEND,
277        IXR_CMD_CLEANUP_DATA_SEND,
278        IXR_CMD_CONFIG_SEND
279      };
280
281      /* States of the CAS fsm */
282      enum cas_fsm_state_e
283      {
284        CAS_IDLE,
285        CAS_DIR_REQ,
286        CAS_DIR_LOCK,
287        CAS_DIR_HIT_READ,
288        CAS_DIR_HIT_COMPARE,
289        CAS_DIR_HIT_WRITE,
290        CAS_UPT_LOCK,
291        CAS_UPT_HEAP_LOCK,
292        CAS_UPT_REQ,
293        CAS_UPT_NEXT,
294        CAS_BC_TRT_LOCK,
295        CAS_BC_IVT_LOCK,
296        CAS_BC_DIR_INVAL,
297        CAS_BC_CC_SEND,
298        CAS_BC_XRAM_REQ,
299        CAS_RSP_FAIL,
300        CAS_RSP_SUCCESS,
301        CAS_MISS_TRT_LOCK,
302        CAS_MISS_TRT_SET,
303        CAS_MISS_XRAM_REQ,
304        CAS_WAIT
305      };
306
307      /* States of the CLEANUP fsm */
308      enum cleanup_fsm_state_e
309      {
310        CLEANUP_IDLE,
311        CLEANUP_GET_NLINE,
312        CLEANUP_GET_DATA,
313        CLEANUP_DIR_REQ,
314        CLEANUP_DIR_LOCK,
315        CLEANUP_DIR_WRITE,
316        CLEANUP_IVT_LOCK_DATA,
317        CLEANUP_IVT_CLEAR_DATA,
318        CLEANUP_READ_RSP,
319        CLEANUP_HEAP_REQ,
320        CLEANUP_HEAP_LOCK,
321        CLEANUP_HEAP_SEARCH,
322        CLEANUP_HEAP_CLEAN,
323        CLEANUP_HEAP_FREE,
324        CLEANUP_IVT_LOCK,
325        CLEANUP_IVT_DECREMENT,
326        CLEANUP_IVT_CLEAR,
327        CLEANUP_WRITE_RSP,
328        CLEANUP_IXR_REQ,
329        CLEANUP_WAIT,
330        CLEANUP_SEND_CLACK
331      };
332
333      /* States of the ALLOC_DIR fsm */
334      enum alloc_dir_fsm_state_e
335      {
336        ALLOC_DIR_RESET,
337        ALLOC_DIR_READ,
338        ALLOC_DIR_WRITE,
339        ALLOC_DIR_CAS,
340        ALLOC_DIR_CLEANUP,
341        ALLOC_DIR_XRAM_RSP,
342        ALLOC_DIR_CONFIG
343      };
344
345      /* States of the ALLOC_TRT fsm */
346      enum alloc_trt_fsm_state_e
347      {
348        ALLOC_TRT_READ,
349        ALLOC_TRT_WRITE,
350        ALLOC_TRT_CAS,
351        ALLOC_TRT_XRAM_RSP,
352        ALLOC_TRT_IXR_RSP,
353        ALLOC_TRT_CLEANUP,
354        ALLOC_TRT_IXR_CMD,
355        ALLOC_TRT_CONFIG
356      };
357
358      /* States of the ALLOC_UPT fsm */
359      enum alloc_upt_fsm_state_e
360      {
361        ALLOC_UPT_WRITE,
362        ALLOC_UPT_CAS,
363        ALLOC_UPT_MULTI_ACK
364      };
365
366      /* States of the ALLOC_IVT fsm */
367      enum alloc_ivt_fsm_state_e
368      {
369        ALLOC_IVT_WRITE,
370        ALLOC_IVT_READ,
371        ALLOC_IVT_XRAM_RSP,
372        ALLOC_IVT_CLEANUP,
373        ALLOC_IVT_CAS,
374        ALLOC_IVT_CONFIG
375      };
376
377      /* States of the ALLOC_HEAP fsm */
378      enum alloc_heap_fsm_state_e
379      {
380        ALLOC_HEAP_RESET,
381        ALLOC_HEAP_READ,
382        ALLOC_HEAP_WRITE,
383        ALLOC_HEAP_CAS,
384        ALLOC_HEAP_CLEANUP,
385        ALLOC_HEAP_XRAM_RSP,
386        ALLOC_HEAP_CONFIG
387      };
388
389      /* transaction type, pktid field */
390      enum transaction_type_e
391      {
392          // b3 unused
393          // b2 READ / NOT READ
394          // Si READ
395          //  b1 DATA / INS
396          //  b0 UNC / MISS
397          // Si NOT READ
398          //  b1 accÚs table llsc type SW / other
399          //  b2 WRITE/CAS/LL/SC
400          TYPE_READ_DATA_UNC          = 0x0,
401          TYPE_READ_DATA_MISS         = 0x1,
402          TYPE_READ_INS_UNC           = 0x2,
403          TYPE_READ_INS_MISS          = 0x3,
404          TYPE_WRITE                  = 0x4,
405          TYPE_CAS                    = 0x5,
406          TYPE_LL                     = 0x6,
407          TYPE_SC                     = 0x7
408      };
409
410      /* SC return values */
411      enum sc_status_type_e
412      {
413          SC_SUCCESS  =   0x00000000,
414          SC_FAIL     =   0x00000001
415      };
416
417      // debug variables
418      bool                 m_debug;
419      bool                 m_debug_previous_valid;
420      size_t               m_debug_previous_count;
421      bool                 m_debug_previous_dirty;
422      data_t *             m_debug_previous_data;
423      data_t *             m_debug_data;
424
425      // instrumentation counters
426      uint32_t     m_cpt_cycles;        // Counter of cycles
427
428      // Counters accessible in software (not yet but eventually)
429      uint32_t     m_cpt_read_local;     // Number of local READ transactions
430      uint32_t     m_cpt_read_remote;   // number of remote READ transactions
431      uint32_t     m_cpt_read_cost;     // Number of (flits * distance) for READs
432
433      uint32_t     m_cpt_write_local;    // Number of local WRITE transactions
434      uint32_t     m_cpt_write_remote;  // number of remote WRITE transactions
435      uint32_t     m_cpt_write_flits_local;  // number of flits for local WRITEs
436      uint32_t     m_cpt_write_flits_remote; // number of flits for remote WRITEs
437      uint32_t     m_cpt_write_cost;    // Number of (flits * distance) for WRITEs
438
439      uint32_t     m_cpt_ll_local;       // Number of local LL transactions
440      uint32_t     m_cpt_ll_remote;      // number of remote LL transactions
441      uint32_t     m_cpt_ll_cost;        // Number of (flits * distance) for LLs
442
443      uint32_t     m_cpt_sc_local;       // Number of local SC transactions
444      uint32_t     m_cpt_sc_remote;      // number of remote SC transactions
445      uint32_t     m_cpt_sc_cost;        // Number of (flits * distance) for SCs
446
447      uint32_t     m_cpt_cas_local;      // Number of local SC transactions
448      uint32_t     m_cpt_cas_remote;     // number of remote SC transactions
449      uint32_t     m_cpt_cas_cost;       // Number of (flits * distance) for SCs
450
451      uint32_t     m_cpt_update;         // Number of requests causing an UPDATE
452      uint32_t     m_cpt_update_local;   // Number of local UPDATE transactions
453      uint32_t     m_cpt_update_remote;  // Number of remote UPDATE transactions
454      uint32_t     m_cpt_update_cost;    // Number of (flits * distance) for UPDT
455
456      uint32_t     m_cpt_m_inval;        // Number of requests causing M_INV
457      uint32_t     m_cpt_m_inval_local;  // Number of local M_INV transactions
458      uint32_t     m_cpt_m_inval_remote; // Number of remote M_INV transactions
459      uint32_t     m_cpt_m_inval_cost;   // Number of (flits * distance) for M_INV
460
461      uint32_t     m_cpt_br_inval;       // Number of BROADCAST INVAL
462
463      uint32_t     m_cpt_cleanup_local;  // Number of local CLEANUP transactions
464      uint32_t     m_cpt_cleanup_remote; // Number of remote CLEANUP transactions
465      uint32_t     m_cpt_cleanup_cost;   // Number of (flits * distance) for CLEANUPs
466
467      // Counters not accessible by software
468      uint32_t     m_cpt_read_miss;      // Number of MISS READ
469      uint32_t     m_cpt_write_miss;    // Number of MISS WRITE
470      uint32_t     m_cpt_write_dirty;   // Cumulated length for WRITE transactions
471      uint32_t     m_cpt_write_broadcast;// Number of BROADCAST INVAL because write
472
473      uint32_t     m_cpt_trt_rb;        // Read blocked by a hit in trt
474      uint32_t     m_cpt_trt_full;      // Transaction blocked due to a full trt
475     
476      uint32_t     m_cpt_read_fsm_dir_lock;        // wait DIR LOCK
477      uint32_t     m_cpt_read_fsm_n_dir_lock;      // NB DIR LOCK
478      uint32_t     m_cpt_write_fsm_dir_lock;       // wait DIR LOCK
479      uint32_t     m_cpt_write_fsm_n_dir_lock;     // NB DIR LOCK
480      uint32_t     m_cpt_xram_rsp_fsm_dir_lock;    // wait DIR LOCK
481      uint32_t     m_cpt_xram_rsp_fsm_n_dir_lock;  // NB DIR LOCK
482      uint32_t     m_cpt_cas_fsm_dir_lock;         // wait DIR LOCK
483      uint32_t     m_cpt_cas_fsm_n_dir_lock;       // NB DIR LOCK
484      uint32_t     m_cpt_cleanup_fsm_dir_lock;     // wait DIR LOCK
485      uint32_t     m_cpt_cleanup_fsm_n_dir_lock;   // NB DIR LOCK
486     
487      uint32_t     m_cpt_dir_unused;            // NB cycles DIR LOCK unused
488      uint32_t     m_cpt_read_fsm_dir_used;     // NB cycles DIR LOCK used
489      uint32_t     m_cpt_write_fsm_dir_used;    // NB cycles DIR LOCK used
490      uint32_t     m_cpt_cas_fsm_dir_used;      // NB cycles DIR LOCK used
491      uint32_t     m_cpt_xram_rsp_fsm_dir_used; // NB cycles DIR LOCK used
492      uint32_t     m_cpt_cleanup_fsm_dir_used;  // NB cycles DIR LOCK used
493
494      uint32_t     m_cpt_read_fsm_trt_lock;      // wait TRT LOCK
495      uint32_t     m_cpt_write_fsm_trt_lock;     // wait TRT LOCK
496      uint32_t     m_cpt_cas_fsm_trt_lock;       // wait TRT LOCK
497      uint32_t     m_cpt_xram_rsp_fsm_trt_lock;  // wait TRT LOCK
498      uint32_t     m_cpt_ixr_fsm_trt_lock;       // wait TRT LOCK
499     
500      uint32_t     m_cpt_read_fsm_n_trt_lock;      // NB TRT LOCK
501      uint32_t     m_cpt_write_fsm_n_trt_lock;     // NB TRT LOCK
502      uint32_t     m_cpt_cas_fsm_n_trt_lock;       // NB TRT LOCK
503      uint32_t     m_cpt_xram_rsp_fsm_n_trt_lock;  // NB TRT LOCK
504      uint32_t     m_cpt_ixr_fsm_n_trt_lock;       // NB TRT LOCK
505
506      uint32_t     m_cpt_read_fsm_trt_used;      // NB cycles TRT LOCK used
507      uint32_t     m_cpt_write_fsm_trt_used;     // NB cycles TRT LOCK used
508      uint32_t     m_cpt_cas_fsm_trt_used;       // NB cycles TRT LOCK used
509      uint32_t     m_cpt_xram_rsp_fsm_trt_used;  // NB cycles TRT LOCK used
510      uint32_t     m_cpt_ixr_fsm_trt_used;       // NB cycles TRT LOCK used
511     
512      uint32_t     m_cpt_trt_unused;            // NB cycles TRT LOCK unused
513
514      uint32_t     m_cpt_write_fsm_upt_lock;     // wait UPT LOCK
515      uint32_t     m_cpt_xram_rsp_fsm_upt_lock;  // wait UPT LOCK
516      uint32_t     m_cpt_multi_ack_fsm_upt_lock; // wait UPT LOCK
517      uint32_t     m_cpt_cleanup_fsm_ivt_lock;   // wait UPT LOCK
518      uint32_t     m_cpt_cas_fsm_upt_lock;       // wait UPT LOCK
519     
520      uint32_t     m_cpt_write_fsm_n_upt_lock;     // NB UPT LOCK
521      uint32_t     m_cpt_xram_rsp_fsm_n_upt_lock;  // NB UPT LOCK
522      uint32_t     m_cpt_multi_ack_fsm_n_upt_lock; // NB UPT LOCK
523      uint32_t     m_cpt_cleanup_fsm_n_upt_lock;   // NB UPT LOCK
524      uint32_t     m_cpt_cas_fsm_n_upt_lock;       // NB UPT LOCK
525     
526      uint32_t     m_cpt_write_fsm_upt_used;     // NB cycles UPT LOCK used
527      uint32_t     m_cpt_xram_rsp_fsm_upt_used;  // NB cycles UPT LOCK used
528      uint32_t     m_cpt_multi_ack_fsm_upt_used; // NB cycles UPT LOCK used
529      uint32_t     m_cpt_cleanup_fsm_ivt_used;   // NB cycles UPT LOCK used
530      uint32_t     m_cpt_cas_fsm_upt_used;       // NB cycles UPT LOCK used
531     
532      uint32_t     m_cpt_ivt_unused;            // NB cycles UPT LOCK unused
533      uint32_t     m_cpt_upt_unused;            // NB cycles UPT LOCK unused
534
535      uint32_t     m_cpt_read_fsm_heap_lock;     // wait HEAP LOCK
536      uint32_t     m_cpt_write_fsm_heap_lock;    // wait HEAP LOCK
537      uint32_t     m_cpt_cas_fsm_heap_lock;      // wait HEAP LOCK
538      uint32_t     m_cpt_cleanup_fsm_heap_lock;  // wait HEAP LOCK
539      uint32_t     m_cpt_xram_rsp_fsm_heap_lock; // wait HEAP LOCK
540     
541      uint32_t     m_cpt_read_fsm_n_heap_lock;     // NB HEAP LOCK
542      uint32_t     m_cpt_write_fsm_n_heap_lock;    // NB HEAP LOCK
543      uint32_t     m_cpt_cas_fsm_n_heap_lock;      // NB HEAP LOCK
544      uint32_t     m_cpt_cleanup_fsm_n_heap_lock;  // NB HEAP LOCK
545      uint32_t     m_cpt_xram_rsp_fsm_n_heap_lock; // NB HEAP LOCK
546     
547      uint32_t     m_cpt_read_fsm_heap_used;     // NB cycles HEAP LOCK used
548      uint32_t     m_cpt_write_fsm_heap_used;    // NB cycles HEAP LOCK used
549      uint32_t     m_cpt_cas_fsm_heap_used;      // NB cycles HEAP LOCK used
550      uint32_t     m_cpt_cleanup_fsm_heap_used;  // NB cycles HEAP LOCK used
551      uint32_t     m_cpt_xram_rsp_fsm_heap_used; // NB cycles HEAP LOCK used
552     
553      uint32_t     m_cpt_heap_unused;            // NB cycles HEAP LOCK unused
554
555      //RWT
556      uint32_t     m_cpt_cleanup_data;   
557      uint32_t     m_cpt_ncc_to_cc_read;         // NB change from NCC to CC caused by a READ
558      uint32_t     m_cpt_ncc_to_cc_write;        // NB change from NCC to CC caused by a WRITE
559      uint32_t     m_cpt_ncc_to_cc;              // NB change from NCC to CC
560
561      uint32_t     m_cpt_read_data_unc;
562      uint32_t     m_cpt_read_data_miss_CC;
563      uint32_t     m_cpt_read_ins_unc;
564      uint32_t     m_cpt_read_ins_miss;
565      uint32_t     m_cpt_read_ll_CC;
566      uint32_t     m_cpt_read_data_miss_NCC;
567      uint32_t     m_cpt_read_ll_NCC;
568      uint32_t     m_cpt_read_WTF;
569
570      uint32_t     m_cpt_update_flits;  // Number of flits for UPDATEs
571      uint32_t     m_cpt_inval_cost;    // Number of (flits * distance) for INVALs
572
573      uint32_t     m_cpt_get;
574      uint32_t     m_cpt_put;
575
576      size_t       m_prev_count;
577
578      protected:
579
580      SC_HAS_PROCESS(VciMemCache);
581
582      public:
583      sc_in<bool>                                 p_clk;
584      sc_in<bool>                                 p_resetn;
585      soclib::caba::VciTarget<vci_param_int>      p_vci_tgt;
586      soclib::caba::VciInitiator<vci_param_ext>   p_vci_ixr;
587      soclib::caba::DspinInput<dspin_in_width>    p_dspin_p2m;
588      soclib::caba::DspinOutput<dspin_out_width>  p_dspin_m2p;
589      soclib::caba::DspinOutput<dspin_out_width>  p_dspin_clack;
590
591#if MONITOR_MEMCACHE_FSM == 1
592      sc_out<int> p_read_fsm; 
593      sc_out<int> p_write_fsm; 
594      sc_out<int> p_xram_rsp_fsm; 
595      sc_out<int> p_cas_fsm; 
596      sc_out<int> p_cleanup_fsm; 
597      sc_out<int> p_config_fsm; 
598      sc_out<int> p_alloc_heap_fsm; 
599      sc_out<int> p_alloc_dir_fsm; 
600      sc_out<int> p_alloc_trt_fsm; 
601      sc_out<int> p_alloc_upt_fsm; 
602      sc_out<int> p_alloc_ivt_fsm; 
603      sc_out<int> p_tgt_cmd_fsm; 
604      sc_out<int> p_tgt_rsp_fsm; 
605      sc_out<int> p_ixr_cmd_fsm; 
606      sc_out<int> p_ixr_rsp_fsm; 
607      sc_out<int> p_cc_send_fsm; 
608      sc_out<int> p_cc_receive_fsm; 
609      sc_out<int> p_multi_ack_fsm; 
610#endif
611
612      VciMemCache(
613          sc_module_name name,                                // Instance Name
614          const soclib::common::MappingTable &mtp,            // Mapping table INT network
615          const soclib::common::MappingTable &mtx,            // Mapping table RAM network
616          const soclib::common::IntTab       &srcid_x,        // global index RAM network
617          const soclib::common::IntTab       &tgtid_d,        // global index INT network
618          const size_t                       cc_global_id,    // global index CC network
619          const size_t                       x_width,         // X width in platform
620          const size_t                       y_width,         // Y width in platform
621          const size_t                       nways,           // Number of ways per set
622          const size_t                       nsets,           // Number of sets
623          const size_t                       nwords,          // Number of words per line
624          const size_t                       max_copies,      // max number of copies
625          const size_t                       heap_size=HEAP_ENTRIES,
626          const size_t                       trt_lines=TRT_ENTRIES, 
627          const size_t                       upt_lines=UPT_ENTRIES,     
628          const size_t                       ivt_lines=IVT_ENTRIES,     
629          const size_t                       debug_start_cycle=0,
630          const bool                         debug_ok=false );
631
632      ~VciMemCache();
633
634      void print_stats(bool activity_counters, bool stats);
635      void print_trace( size_t detailled = 0 );
636      void cache_monitor(addr_t addr);
637      void start_monitor(addr_t addr, addr_t length);
638      void stop_monitor();
639
640      private:
641
642      void transition();
643      void genMoore();
644      void check_monitor(addr_t addr, data_t data, bool read);
645      uint32_t req_distance(uint32_t req_srcid);
646      bool is_local_req(uint32_t req_srcid);
647
648      // Component attributes
649      std::list<soclib::common::Segment> m_seglist;          // segments allocated
650      size_t                             m_nseg;             // number of segments
651      soclib::common::Segment            **m_seg;            // array of segments pointers
652      size_t                             m_seg_config;       // config segment index
653      const size_t                       m_srcid_x;          // global index on RAM network
654      const size_t                       m_initiators;       // Number of initiators
655      const size_t                       m_heap_size;        // Size of the heap
656      const size_t                       m_ways;             // Number of ways in a set
657      const size_t                       m_sets;             // Number of cache sets
658      const size_t                       m_words;            // Number of words in a line
659      const size_t                       m_cc_global_id;     // global_index on cc network
660      const size_t                       m_xwidth;           // number of x bits in platform
661      const size_t                       m_ywidth;           // number of y bits in platform
662      size_t                             m_debug_start_cycle;
663      bool                               m_debug_ok;
664      uint32_t                           m_trt_lines;
665      TransactionTab                     m_trt;              // xram transaction table
666      uint32_t                           m_upt_lines;
667      UpdateTab                          m_upt;              // pending update
668      UpdateTab                          m_ivt;              // pending invalidate
669      CacheDirectory                     m_cache_directory;  // data cache directory
670      CacheData                          m_cache_data;       // data array[set][way][word]
671      HeapDirectory                      m_heap;             // heap for copies
672      size_t                             m_max_copies;       // max number of copies in heap
673      GenericLLSCGlobalTable
674      < 32  ,    // number of slots
675        4096,    // number of processors in the system
676        8000,    // registration life (# of LL operations)
677        addr_t >                         m_llsc_table;       // ll/sc registration table
678
679      // adress masks
680      const soclib::common::AddressMaskingTable<addr_t>   m_x;
681      const soclib::common::AddressMaskingTable<addr_t>   m_y;
682      const soclib::common::AddressMaskingTable<addr_t>   m_z;
683      const soclib::common::AddressMaskingTable<addr_t>   m_nline;
684
685      // broadcast address
686      uint32_t                           m_broadcast_boundaries;
687
688      // Fifo between TGT_CMD fsm and READ fsm
689      GenericFifo<addr_t>    m_cmd_read_addr_fifo;
690      GenericFifo<size_t>    m_cmd_read_length_fifo;
691      GenericFifo<size_t>    m_cmd_read_srcid_fifo;
692      GenericFifo<size_t>    m_cmd_read_trdid_fifo;
693      GenericFifo<size_t>    m_cmd_read_pktid_fifo;
694
695      // Fifo between TGT_CMD fsm and WRITE fsm
696      GenericFifo<addr_t>    m_cmd_write_addr_fifo;
697      GenericFifo<bool>      m_cmd_write_eop_fifo;
698      GenericFifo<size_t>    m_cmd_write_srcid_fifo;
699      GenericFifo<size_t>    m_cmd_write_trdid_fifo;
700      GenericFifo<size_t>    m_cmd_write_pktid_fifo;
701      GenericFifo<data_t>    m_cmd_write_data_fifo;
702      GenericFifo<be_t>      m_cmd_write_be_fifo;
703
704      // Fifo between TGT_CMD fsm and CAS fsm
705      GenericFifo<addr_t>    m_cmd_cas_addr_fifo;
706      GenericFifo<bool>      m_cmd_cas_eop_fifo;
707      GenericFifo<size_t>    m_cmd_cas_srcid_fifo;
708      GenericFifo<size_t>    m_cmd_cas_trdid_fifo;
709      GenericFifo<size_t>    m_cmd_cas_pktid_fifo;
710      GenericFifo<data_t>    m_cmd_cas_wdata_fifo;
711
712      // Fifo between CC_RECEIVE fsm and CLEANUP fsm
713      GenericFifo<uint64_t>  m_cc_receive_to_cleanup_fifo;
714     
715      // Fifo between CC_RECEIVE fsm and MULTI_ACK fsm
716      GenericFifo<uint64_t>  m_cc_receive_to_multi_ack_fifo;
717
718      // Buffer between TGT_CMD fsm and TGT_RSP fsm
719      // (segmentation violation response request)
720      sc_signal<bool>     r_tgt_cmd_to_tgt_rsp_req;
721
722      sc_signal<uint32_t> r_tgt_cmd_to_tgt_rsp_rdata;
723      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_error;
724      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_srcid;
725      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_trdid;
726      sc_signal<size_t>   r_tgt_cmd_to_tgt_rsp_pktid;
727
728      sc_signal<addr_t>   r_tgt_cmd_config_addr;
729      sc_signal<size_t>   r_tgt_cmd_config_cmd;
730
731      //////////////////////////////////////////////////
732      // Registers controlled by the TGT_CMD fsm
733      //////////////////////////////////////////////////
734
735      sc_signal<int>         r_tgt_cmd_fsm;
736
737      ///////////////////////////////////////////////////////
738      // Registers controlled by the CONFIG fsm
739      ///////////////////////////////////////////////////////
740
741      sc_signal<int>      r_config_fsm;               // FSM state
742      sc_signal<bool>     r_config_lock;              // lock protecting exclusive access
743      sc_signal<int>      r_config_cmd;               // config request type 
744      sc_signal<addr_t>   r_config_address;           // target buffer physical address
745      sc_signal<size_t>   r_config_srcid;             // config request srcid
746      sc_signal<size_t>   r_config_trdid;             // config request trdid
747      sc_signal<size_t>   r_config_pktid;             // config request pktid
748      sc_signal<size_t>   r_config_cmd_lines;         // number of lines to be handled
749      sc_signal<size_t>   r_config_rsp_lines;         // number of lines not completed
750      sc_signal<size_t>   r_config_dir_way;           // DIR: selected way
751      sc_signal<bool>     r_config_dir_lock;          // DIR: locked entry
752      sc_signal<size_t>   r_config_dir_count;         // DIR: number of copies
753      sc_signal<bool>     r_config_dir_is_cnt;        // DIR: counter mode (broadcast)
754      sc_signal<size_t>   r_config_dir_copy_srcid;    // DIR: first copy SRCID
755      sc_signal<bool>     r_config_dir_copy_inst;     // DIR: first copy L1 type
756      sc_signal<size_t>   r_config_dir_ptr;           // DIR: index of next copy in HEAP
757      sc_signal<size_t>   r_config_heap_next;         // current pointer to scan HEAP
758      sc_signal<size_t>   r_config_trt_index;         // selected entry in TRT
759      sc_signal<size_t>   r_config_ivt_index;         // selected entry in IVT
760
761      // Buffer between CONFIG fsm and IXR_CMD fsm
762      sc_signal<bool>     r_config_to_ixr_cmd_req;    // valid request
763      sc_signal<size_t>   r_config_to_ixr_cmd_index;  // TRT index
764
765      // Buffer between CONFIG fsm and TGT_RSP fsm (send a done response to L1 cache)
766      sc_signal<bool>     r_config_to_tgt_rsp_req;    // valid request
767      sc_signal<bool>     r_config_to_tgt_rsp_error;  // error response
768      sc_signal<size_t>   r_config_to_tgt_rsp_srcid;  // Transaction srcid
769      sc_signal<size_t>   r_config_to_tgt_rsp_trdid;  // Transaction trdid
770      sc_signal<size_t>   r_config_to_tgt_rsp_pktid;  // Transaction pktid
771
772      // Buffer between CONFIG fsm and CC_SEND fsm (multi-inval / broadcast-inval)
773      sc_signal<bool>     r_config_to_cc_send_multi_req;    // multi-inval request
774      sc_signal<bool>     r_config_to_cc_send_brdcast_req;  // broadcast-inval request
775      sc_signal<addr_t>   r_config_to_cc_send_nline;        // line index
776      sc_signal<size_t>   r_config_to_cc_send_trdid;        // UPT index
777      GenericFifo<bool>   m_config_to_cc_send_inst_fifo;    // fifo for the L1 type
778      GenericFifo<size_t> m_config_to_cc_send_srcid_fifo;   // fifo for owners srcid
779
780      ///////////////////////////////////////////////////////
781      // Registers controlled by the READ fsm
782      ///////////////////////////////////////////////////////
783
784      sc_signal<int>      r_read_fsm;                 // FSM state
785      sc_signal<size_t>   r_read_copy;                // Srcid of the first copy
786      sc_signal<size_t>   r_read_copy_cache;          // Srcid of the first copy
787      sc_signal<bool>     r_read_copy_inst;           // Type of the first copy
788      sc_signal<tag_t>    r_read_tag;                 // cache line tag (in directory)
789      sc_signal<bool>     r_read_is_cnt;              // is_cnt bit (in directory)
790      sc_signal<bool>     r_read_lock;                // lock bit (in directory)
791      sc_signal<bool>     r_read_dirty;               // dirty bit (in directory)
792      sc_signal<size_t>   r_read_count;               // number of copies
793      sc_signal<size_t>   r_read_ptr;                 // pointer to the heap
794      sc_signal<data_t> * r_read_data;                // data (one cache line)
795      sc_signal<size_t>   r_read_way;                 // associative way (in cache)
796      sc_signal<size_t>   r_read_trt_index;           // Transaction Table index
797      sc_signal<size_t>   r_read_next_ptr;            // Next entry to point to
798      sc_signal<bool>     r_read_last_free;           // Last free entry
799      sc_signal<addr_t>   r_read_ll_key;              // LL key from llsc_global_table
800
801      // Buffer between READ fsm and IXR_CMD fsm
802      sc_signal<bool>     r_read_to_ixr_cmd_req;      // valid request
803      sc_signal<size_t>   r_read_to_ixr_cmd_index;    // TRT index
804
805      // Buffer between READ fsm and TGT_RSP fsm (send a hit read response to L1 cache)
806      sc_signal<bool>     r_read_to_tgt_rsp_req;      // valid request
807      sc_signal<size_t>   r_read_to_tgt_rsp_srcid;    // Transaction srcid
808      sc_signal<size_t>   r_read_to_tgt_rsp_trdid;    // Transaction trdid
809      sc_signal<size_t>   r_read_to_tgt_rsp_pktid;    // Transaction pktid
810      sc_signal<data_t> * r_read_to_tgt_rsp_data;     // data (one cache line)
811      sc_signal<size_t>   r_read_to_tgt_rsp_word;     // first word of the response
812      sc_signal<size_t>   r_read_to_tgt_rsp_length;   // length of the response
813      sc_signal<addr_t>   r_read_to_tgt_rsp_ll_key;   // LL key from llsc_global_table
814
815      //RWT: Buffer between READ fsm and CC_SEND fsm (send inval)
816      sc_signal<bool>     r_read_to_cc_send_req;
817      sc_signal<size_t>   r_read_to_cc_send_dest;
818      sc_signal<addr_t>   r_read_to_cc_send_nline;
819      sc_signal<bool>     r_read_to_cc_send_inst;
820
821      //RWT: Buffer between READ fsm and CLEANUP fsm (wait for the data coming from L1 cache)
822      sc_signal<bool>     r_read_to_cleanup_req;    // valid request
823      sc_signal<addr_t>   r_read_to_cleanup_nline;  // cache line index
824      sc_signal<size_t>   r_read_to_cleanup_srcid;
825      sc_signal<size_t>   r_read_to_cleanup_length;
826      sc_signal<size_t>   r_read_to_cleanup_first_word;
827      sc_signal<bool>     r_read_to_cleanup_cached_read;   
828      sc_signal<bool>     r_read_to_cleanup_is_ll;
829      sc_signal<addr_t>   r_read_to_cleanup_addr;
830      sc_signal<addr_t>   r_read_to_cleanup_ll_key;
831
832      //RWT:
833      sc_signal<bool>     r_read_coherent;          // State of the cache slot after transaction
834      sc_signal<bool>     r_read_ll_done;
835
836      ///////////////////////////////////////////////////////////////
837      // Registers controlled by the WRITE fsm
838      ///////////////////////////////////////////////////////////////
839
840      sc_signal<int>      r_write_fsm;                // FSM state
841      sc_signal<addr_t>   r_write_address;            // first word address
842      sc_signal<size_t>   r_write_word_index;         // first word index in line
843      sc_signal<size_t>   r_write_word_count;         // number of words in line
844      sc_signal<size_t>   r_write_srcid;              // transaction srcid
845      sc_signal<size_t>   r_write_trdid;              // transaction trdid
846      sc_signal<size_t>   r_write_pktid;              // transaction pktid
847      sc_signal<data_t> * r_write_data;               // data (one cache line)
848      sc_signal<be_t>   * r_write_be;                 // one byte enable per word
849      sc_signal<bool>     r_write_byte;               // (BE != 0X0) and (BE != 0xF)
850      sc_signal<bool>     r_write_is_cnt;             // is_cnt bit (in directory)
851      sc_signal<bool>     r_write_lock;               // lock bit (in directory)
852      sc_signal<tag_t>    r_write_tag;                // cache line tag (in directory)
853      sc_signal<size_t>   r_write_copy;               // first owner of the line
854      sc_signal<size_t>   r_write_copy_cache;         // first owner of the line
855      sc_signal<bool>     r_write_copy_inst;          // is this owner a ICache ?
856      sc_signal<size_t>   r_write_count;              // number of copies
857      sc_signal<size_t>   r_write_ptr;                // pointer to the heap
858      sc_signal<size_t>   r_write_next_ptr;           // next pointer to the heap
859      sc_signal<bool>     r_write_to_dec;             // need to decrement update counter
860      sc_signal<size_t>   r_write_way;                // way of the line
861      sc_signal<size_t>   r_write_trt_index;          // index in Transaction Table
862      sc_signal<size_t>   r_write_upt_index;          // index in Update Table
863      sc_signal<bool>     r_write_sc_fail;            // sc command failed
864      sc_signal<data_t>   r_write_sc_key;             // sc command key
865      sc_signal<bool>     r_write_bc_data_we;         // Write enable for data buffer
866 
867      // Buffer between WRITE fsm and TGT_RSP fsm (acknowledge a write command from L1)
868      sc_signal<bool>     r_write_to_tgt_rsp_req;     // valid request
869      sc_signal<size_t>   r_write_to_tgt_rsp_srcid;   // transaction srcid
870      sc_signal<size_t>   r_write_to_tgt_rsp_trdid;   // transaction trdid
871      sc_signal<size_t>   r_write_to_tgt_rsp_pktid;   // transaction pktid
872      sc_signal<bool>     r_write_to_tgt_rsp_sc_fail; // sc command failed
873
874      // Buffer between WRITE fsm and IXR_CMD fsm
875      sc_signal<bool>     r_write_to_ixr_cmd_req;     // valid request
876      sc_signal<size_t>   r_write_to_ixr_cmd_index;   // TRT index
877
878      // Buffer between WRITE fsm and CC_SEND fsm (Update/Invalidate L1 caches)
879      sc_signal<bool>     r_write_to_cc_send_multi_req;     // valid multicast request
880      sc_signal<bool>     r_write_to_cc_send_brdcast_req;   // valid brdcast request
881      sc_signal<addr_t>   r_write_to_cc_send_nline;         // cache line index
882      sc_signal<size_t>   r_write_to_cc_send_trdid;         // index in Update Table
883      sc_signal<data_t> * r_write_to_cc_send_data;          // data (one cache line)
884      sc_signal<be_t>   * r_write_to_cc_send_be;            // word enable
885      sc_signal<size_t>   r_write_to_cc_send_count;         // number of words in line
886      sc_signal<size_t>   r_write_to_cc_send_index;         // index of first word in line
887      GenericFifo<bool>   m_write_to_cc_send_inst_fifo;     // fifo for the L1 type
888      GenericFifo<size_t> m_write_to_cc_send_srcid_fifo;    // fifo for srcids
889
890      // Buffer between WRITE fsm and MULTI_ACK fsm (Decrement UPT entry)
891      sc_signal<bool>     r_write_to_multi_ack_req;       // valid request
892      sc_signal<size_t>   r_write_to_multi_ack_upt_index; // index in update table
893
894      // RWT: Buffer between WRITE fsm and CLEANUP fsm (change slot state)
895      sc_signal<bool>     r_write_to_cleanup_req;         // valid request
896      sc_signal<addr_t>   r_write_to_cleanup_nline;       // cache line index
897
898      // RWT
899      sc_signal<bool>     r_write_coherent;               // cache slot state after transaction
900
901      //Buffer between WRITE fsm and CC_SEND fsm (INVAL for RWT)
902      sc_signal<bool>     r_write_to_cc_send_req;
903      sc_signal<size_t>   r_write_to_cc_send_dest;
904
905
906      /////////////////////////////////////////////////////////
907      // Registers controlled by MULTI_ACK fsm
908      //////////////////////////////////////////////////////////
909
910      sc_signal<int>      r_multi_ack_fsm;       // FSM state
911      sc_signal<size_t>   r_multi_ack_upt_index; // index in the Update Table
912      sc_signal<size_t>   r_multi_ack_srcid;     // pending write srcid
913      sc_signal<size_t>   r_multi_ack_trdid;     // pending write trdid
914      sc_signal<size_t>   r_multi_ack_pktid;     // pending write pktid
915      sc_signal<addr_t>   r_multi_ack_nline;     // pending write nline
916
917      // Buffer between MULTI_ACK fsm and TGT_RSP fsm (complete write/update transaction)
918      sc_signal<bool>     r_multi_ack_to_tgt_rsp_req;   // valid request
919      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_srcid; // Transaction srcid
920      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_trdid; // Transaction trdid
921      sc_signal<size_t>   r_multi_ack_to_tgt_rsp_pktid; // Transaction pktid
922
923      ///////////////////////////////////////////////////////
924      // Registers controlled by CLEANUP fsm
925      ///////////////////////////////////////////////////////
926
927      sc_signal<int>      r_cleanup_fsm;           // FSM state
928      sc_signal<size_t>   r_cleanup_srcid;         // transaction srcid
929      sc_signal<bool>     r_cleanup_inst;          // Instruction or Data ?
930      sc_signal<size_t>   r_cleanup_way_index;     // L1 Cache Way index
931      sc_signal<addr_t>   r_cleanup_nline;         // cache line index
932
933
934      sc_signal<copy_t>   r_cleanup_copy;          // first copy
935      sc_signal<copy_t>   r_cleanup_copy_cache;    // first copy
936      sc_signal<size_t>   r_cleanup_copy_inst;     // type of the first copy
937      sc_signal<copy_t>   r_cleanup_count;         // number of copies
938      sc_signal<size_t>   r_cleanup_ptr;           // pointer to the heap
939      sc_signal<size_t>   r_cleanup_prev_ptr;      // previous pointer to the heap
940      sc_signal<size_t>   r_cleanup_prev_srcid;    // srcid of previous heap entry
941      sc_signal<size_t>   r_cleanup_prev_cache_id; // srcid of previous heap entry
942      sc_signal<bool>     r_cleanup_prev_inst;     // inst bit of previous heap entry
943      sc_signal<size_t>   r_cleanup_next_ptr;      // next pointer to the heap
944      sc_signal<tag_t>    r_cleanup_tag;           // cache line tag (in directory)
945      sc_signal<bool>     r_cleanup_is_cnt;        // inst bit (in directory)
946      sc_signal<bool>     r_cleanup_lock;          // lock bit (in directory)
947      sc_signal<bool>     r_cleanup_dirty;         // dirty bit (in directory)
948      sc_signal<size_t>   r_cleanup_way;           // associative way (in cache)
949
950      sc_signal<size_t>   r_cleanup_write_srcid;   // srcid of write rsp
951      sc_signal<size_t>   r_cleanup_write_trdid;   // trdid of write rsp
952      sc_signal<size_t>   r_cleanup_write_pktid;   // pktid of write rsp
953
954      sc_signal<bool>     r_cleanup_need_rsp;      // write response required
955      sc_signal<bool>     r_cleanup_need_ack;      // config acknowledge required
956
957      sc_signal<size_t>   r_cleanup_index;         // index of the INVAL line (in the UPT)
958
959      // Buffer between CLEANUP fsm and TGT_RSP fsm (acknowledge a write command from L1)
960      sc_signal<bool>     r_cleanup_to_tgt_rsp_req;   // valid request
961      sc_signal<size_t>   r_cleanup_to_tgt_rsp_srcid; // transaction srcid
962      sc_signal<size_t>   r_cleanup_to_tgt_rsp_trdid; // transaction trdid
963      sc_signal<size_t>   r_cleanup_to_tgt_rsp_pktid; // transaction pktid
964      sc_signal<addr_t>     r_cleanup_to_tgt_rsp_ll_key;
965
966      //RWT
967      sc_signal<size_t>   r_cleanup_read_srcid;
968      sc_signal<size_t>   r_cleanup_read_trdid;
969      sc_signal<size_t>   r_cleanup_read_pktid;
970      sc_signal<bool>     r_cleanup_read_need_rsp;
971      sc_signal<bool>     r_cleanup_to_tgt_rsp_type;
972      sc_signal<data_t> * r_cleanup_to_tgt_rsp_data;
973      sc_signal<size_t>   r_cleanup_to_tgt_rsp_length;
974      sc_signal<size_t>   r_cleanup_to_tgt_rsp_first_word;
975
976      ///////////////////////////////////////////////////////
977      // Registers controlled by CAS fsm
978      ///////////////////////////////////////////////////////
979
980      sc_signal<int>      r_cas_fsm;              // FSM state
981      sc_signal<data_t>   r_cas_wdata;            // write data word
982      sc_signal<data_t> * r_cas_rdata;            // read data word
983      sc_signal<uint32_t> r_cas_lfsr;             // lfsr for random introducing
984      sc_signal<size_t>   r_cas_cpt;              // size of command
985      sc_signal<copy_t>   r_cas_copy;             // Srcid of the first copy
986      sc_signal<copy_t>   r_cas_copy_cache;       // Srcid of the first copy
987      sc_signal<bool>     r_cas_copy_inst;        // Type of the first copy
988      sc_signal<size_t>   r_cas_count;            // number of copies
989      sc_signal<size_t>   r_cas_ptr;              // pointer to the heap
990      sc_signal<size_t>   r_cas_next_ptr;         // next pointer to the heap
991      sc_signal<bool>     r_cas_is_cnt;           // is_cnt bit (in directory)
992      sc_signal<bool>     r_cas_dirty;            // dirty bit (in directory)
993      sc_signal<size_t>   r_cas_way;              // way in directory
994      sc_signal<size_t>   r_cas_set;              // set in directory
995      sc_signal<data_t>   r_cas_tag;              // cache line tag (in directory)
996      sc_signal<size_t>   r_cas_trt_index;        // Transaction Table index
997      sc_signal<size_t>   r_cas_upt_index;        // Update Table index
998      sc_signal<data_t> * r_cas_data;             // cache line data
999
1000      sc_signal<bool>     r_cas_coherent;
1001
1002      // Buffer between CAS fsm and IXR_CMD fsm (XRAM write)
1003      sc_signal<bool>     r_cas_to_ixr_cmd_req;   // valid request
1004      sc_signal<size_t>   r_cas_to_ixr_cmd_index; // TRT index
1005
1006      // Buffer between CAS fsm and TGT_RSP fsm
1007      sc_signal<bool>     r_cas_to_tgt_rsp_req;   // valid request
1008      sc_signal<data_t>   r_cas_to_tgt_rsp_data;  // read data word
1009      sc_signal<size_t>   r_cas_to_tgt_rsp_srcid; // Transaction srcid
1010      sc_signal<size_t>   r_cas_to_tgt_rsp_trdid; // Transaction trdid
1011      sc_signal<size_t>   r_cas_to_tgt_rsp_pktid; // Transaction pktid
1012
1013      // Buffer between CAS fsm and CC_SEND fsm (Update/Invalidate L1 caches)
1014      sc_signal<bool>     r_cas_to_cc_send_multi_req;     // valid request
1015      sc_signal<bool>     r_cas_to_cc_send_brdcast_req;   // brdcast request
1016      sc_signal<addr_t>   r_cas_to_cc_send_nline;         // cache line index
1017      sc_signal<size_t>   r_cas_to_cc_send_trdid;         // index in Update Table
1018      sc_signal<data_t>   r_cas_to_cc_send_wdata;         // data (one word)
1019      sc_signal<bool>     r_cas_to_cc_send_is_long;       // it is a 64 bits CAS
1020      sc_signal<data_t>   r_cas_to_cc_send_wdata_high;    // data high (one word)
1021      sc_signal<size_t>   r_cas_to_cc_send_index;         // index of the word in line
1022      GenericFifo<bool>   m_cas_to_cc_send_inst_fifo;     // fifo for the L1 type
1023      GenericFifo<size_t> m_cas_to_cc_send_srcid_fifo;    // fifo for srcids
1024
1025      ////////////////////////////////////////////////////
1026      // Registers controlled by the IXR_RSP fsm
1027      ////////////////////////////////////////////////////
1028
1029      sc_signal<int>      r_ixr_rsp_fsm;                // FSM state
1030      sc_signal<size_t>   r_ixr_rsp_trt_index;          // TRT entry index
1031      sc_signal<size_t>   r_ixr_rsp_cpt;                // word counter
1032
1033      // Buffer between IXR_RSP fsm and CONFIG fsm  (response from the XRAM)
1034      sc_signal<bool>     r_ixr_rsp_to_config_ack;      // one single bit   
1035
1036      // Buffer between IXR_RSP fsm and XRAM_RSP fsm  (response from the XRAM)
1037      sc_signal<bool>   * r_ixr_rsp_to_xram_rsp_rok;    // one bit per TRT entry
1038
1039      ////////////////////////////////////////////////////
1040      // Registers controlled by the XRAM_RSP fsm
1041      ////////////////////////////////////////////////////
1042
1043      sc_signal<int>      r_xram_rsp_fsm;               // FSM state
1044      sc_signal<size_t>   r_xram_rsp_trt_index;         // TRT entry index
1045      TransactionTabEntry r_xram_rsp_trt_buf;           // TRT entry local buffer
1046      sc_signal<bool>     r_xram_rsp_victim_inval;      // victim line invalidate
1047      sc_signal<bool>     r_xram_rsp_victim_is_cnt;     // victim line inst bit
1048      sc_signal<bool>     r_xram_rsp_victim_dirty;      // victim line dirty bit
1049      sc_signal<size_t>   r_xram_rsp_victim_way;        // victim line way
1050      sc_signal<size_t>   r_xram_rsp_victim_set;        // victim line set
1051      sc_signal<addr_t>   r_xram_rsp_victim_nline;      // victim line index
1052      sc_signal<copy_t>   r_xram_rsp_victim_copy;       // victim line first copy
1053      sc_signal<copy_t>   r_xram_rsp_victim_copy_cache; // victim line first copy
1054      sc_signal<bool>     r_xram_rsp_victim_copy_inst;  // victim line type of first copy
1055      sc_signal<size_t>   r_xram_rsp_victim_count;      // victim line number of copies
1056      sc_signal<size_t>   r_xram_rsp_victim_ptr;        // victim line pointer to the heap
1057      sc_signal<data_t> * r_xram_rsp_victim_data;       // victim line data
1058      sc_signal<size_t>   r_xram_rsp_ivt_index;         // IVT entry index
1059      sc_signal<size_t>   r_xram_rsp_next_ptr;          // Next pointer to the heap
1060
1061      // Buffer between XRAM_RSP fsm and TGT_RSP fsm  (response to L1 cache)
1062      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_req;    // Valid request
1063      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_srcid;  // Transaction srcid
1064      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_trdid;  // Transaction trdid
1065      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_pktid;  // Transaction pktid
1066      sc_signal<data_t> * r_xram_rsp_to_tgt_rsp_data;   // data (one cache line)
1067      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_word;   // first word index
1068      sc_signal<size_t>   r_xram_rsp_to_tgt_rsp_length; // length of the response
1069      sc_signal<bool>     r_xram_rsp_to_tgt_rsp_rerror; // send error to requester
1070      sc_signal<addr_t>   r_xram_rsp_to_tgt_rsp_ll_key; // LL key from llsc_global_table
1071
1072      // Buffer between XRAM_RSP fsm and CC_SEND fsm (Inval L1 Caches)
1073      sc_signal<bool>     r_xram_rsp_to_cc_send_multi_req;     // Valid request
1074      sc_signal<bool>     r_xram_rsp_to_cc_send_brdcast_req;   // Broadcast request
1075      sc_signal<addr_t>   r_xram_rsp_to_cc_send_nline;         // cache line index;
1076      sc_signal<size_t>   r_xram_rsp_to_cc_send_trdid;         // index of UPT entry
1077      GenericFifo<bool>   m_xram_rsp_to_cc_send_inst_fifo;     // fifo for the L1 type
1078      GenericFifo<size_t> m_xram_rsp_to_cc_send_srcid_fifo;    // fifo for srcids
1079
1080      // Buffer between XRAM_RSP fsm and IXR_CMD fsm
1081      sc_signal<bool>     r_xram_rsp_to_ixr_cmd_req;   // Valid request
1082      sc_signal<size_t>   r_xram_rsp_to_ixr_cmd_index; // TRT index
1083
1084      //RWT
1085      sc_signal<bool>     r_xram_rsp_victim_coherent;      // victim's cache slot state
1086      sc_signal<bool>     r_xram_rsp_coherent;             // coherence of the read
1087      ////////////////////////////////////////////////////
1088      // Registers controlled by the IXR_CMD fsm
1089      ////////////////////////////////////////////////////
1090
1091      sc_signal<int>      r_ixr_cmd_fsm;
1092      sc_signal<size_t>   r_ixr_cmd_word;              // word index for a put
1093      sc_signal<size_t>   r_ixr_cmd_trdid;             // TRT index value     
1094      sc_signal<addr_t>   r_ixr_cmd_address;           // address to XRAM
1095      sc_signal<data_t> * r_ixr_cmd_wdata;             // cache line buffer
1096      sc_signal<bool>     r_ixr_cmd_get;               // transaction type (PUT/GET)
1097
1098      ////////////////////////////////////////////////////
1099      // Registers controlled by TGT_RSP fsm
1100      ////////////////////////////////////////////////////
1101
1102      sc_signal<int>      r_tgt_rsp_fsm;
1103      sc_signal<size_t>   r_tgt_rsp_cpt;
1104      sc_signal<bool>     r_tgt_rsp_key_sent;
1105
1106      ////////////////////////////////////////////////////
1107      // Registers controlled by CC_SEND fsm
1108      ////////////////////////////////////////////////////
1109
1110      sc_signal<int>      r_cc_send_fsm;
1111      sc_signal<size_t>   r_cc_send_cpt;
1112      sc_signal<bool>     r_cc_send_inst;
1113
1114      ////////////////////////////////////////////////////
1115      // Registers controlled by CC_RECEIVE fsm
1116      ////////////////////////////////////////////////////
1117
1118      sc_signal<int>      r_cc_receive_fsm;
1119
1120      ////////////////////////////////////////////////////
1121      // Registers controlled by ALLOC_DIR fsm
1122      ////////////////////////////////////////////////////
1123
1124      sc_signal<int>      r_alloc_dir_fsm;
1125      sc_signal<unsigned> r_alloc_dir_reset_cpt;
1126
1127      ////////////////////////////////////////////////////
1128      // Registers controlled by ALLOC_TRT fsm
1129      ////////////////////////////////////////////////////
1130
1131      sc_signal<int>      r_alloc_trt_fsm;
1132
1133      ////////////////////////////////////////////////////
1134      // Registers controlled by ALLOC_UPT fsm
1135      ////////////////////////////////////////////////////
1136
1137      sc_signal<int>      r_alloc_upt_fsm;
1138
1139      ////////////////////////////////////////////////////
1140      // Registers controlled by ALLOC_IVT fsm
1141      ////////////////////////////////////////////////////
1142
1143      sc_signal<int>      r_alloc_ivt_fsm;
1144
1145      ////////////////////////////////////////////////////
1146      // Registers controlled by ALLOC_HEAP fsm
1147      ////////////////////////////////////////////////////
1148
1149      sc_signal<int>      r_alloc_heap_fsm;
1150      sc_signal<unsigned> r_alloc_heap_reset_cpt;
1151
1152
1153      ////////////////////////////////////////////////////
1154      // REGISTERS FOR ODCCP
1155      ////////////////////////////////////////////////////
1156
1157      sc_signal<uint32_t>  r_cleanup_data_index;
1158      sc_signal<uint32_t>  r_cleanup_trdid;
1159      sc_signal<uint32_t>  r_cleanup_pktid;
1160      sc_signal<bool>      r_cleanup_coherent;
1161      sc_signal<data_t>    *r_cleanup_data;
1162      sc_signal<data_t>    *r_cleanup_old_data;
1163      sc_signal<bool>      r_cleanup_contains_data;
1164     
1165      sc_signal<bool>      r_cleanup_ncc;
1166      sc_signal<bool>      r_cleanup_to_ixr_cmd_ncc_l1_dirty;
1167      sc_signal<bool>      r_xram_rsp_to_ixr_cmd_inval_ncc_pending;
1168     
1169      sc_signal<bool>      r_cleanup_to_ixr_cmd_req;
1170      sc_signal<data_t>    *r_cleanup_to_ixr_cmd_data;
1171      sc_signal<uint32_t>  r_cleanup_to_ixr_cmd_srcid;
1172      sc_signal<uint32_t>  r_cleanup_to_ixr_cmd_index;
1173      sc_signal<uint32_t>  r_cleanup_to_ixr_cmd_pktid;
1174      sc_signal<addr_t>    r_cleanup_to_ixr_cmd_nline;
1175    }; // end class VciMemCache
1176
1177}}
1178
1179#endif
1180
1181// Local Variables:
1182// tab-width: 2
1183// c-basic-offset: 2
1184// c-file-offsets:((innamespace . 0)(inline-open . 0))
1185// indent-tabs-mode: nil
1186// End:
1187
1188// vim: filetype=cpp:expandtab:shiftwidth=2:tabstop=2:softtabstop=2
1189
Note: See TracBrowser for help on using the repository browser.